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嘿,伙计们,
我正在一个项目中,PSoC 5LP将在一些音乐中产生精确的中断。我挣扎着产生一个一致的中断不会随着时间流逝…中断处理程序内部将有一些代码来控制一些电机。 到目前为止,我使用一个连接到12MHz锁相环时钟的计时器来产生溢出的中断。定时器被设置为连续的UDB实现(固定没有足够大的分辨率来处理较慢的BPMS)。 我也在努力改变计时器的动态周期…我已经尝试过: 周期=(60×CcLogiBPMY-FRIQ)/BPM//CCHOLYB-BPMY-FRQ是定时器时钟(12000000)和BPM周期性的频率。 timeRyBPMa写作周期(周期); TimeR.BPMI Wrand CeCuter(0); 任何关于如何解决这些问题的想法,将不胜感激!! 节日快乐 斯特凡 以上来自于百度翻译 以下为原文 Hey guys, I am working on a project where the PSOC 5LP will generate an accurate interrupt in beat with some music. I am struggling with generating a consistent interrupt that will not stray with time... Inside the interrupt handler will be some code to control some motors So far I am using a timer connected to a 12MHz PLL clock to generate the interrupt on overflow. The timer is set on continuous with a UDB implementation (fixed does not have resolution big enough to handle slower BPMs) I am also struggling with altering the period of the timer dynamically... I have tried this: period = (60*CLOCK_BPM_FREQ)/BPM // CLOCK_BPM_FREQ is the frequency of the timers clock (12000000) and BPM periodically. timer_BPM_WritePeriod(period); timer_BPM_WriteCounter(0); Any ideas on how to solve these problems would be much appreciated!! Happy Holidays Stefan |
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1个回答
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我建议使用DDS组件来生成频率而不是定时器。不同之处在于它瞬时更新频率并在整个范围内提供均匀的频率精度。你可以在这里找到不同版本的DDS24和DDS32(草稿版本):
DDS24:24位DDS任意频率发生器组件 R:我如何处理PSoC 4 BLE设备上的PSoC 5社区图书馆DDS24? 在实现和特性上的差异(24位vs 32位;PLD与UDB,硬件总线输出/无总线等)。 Re:用Verilog的PSoC,一个设计能有多大? ODISSEY1 以上来自于百度翻译 以下为原文 I recommend using DDS component for generating frequency instead of Timer. The difference is that it updates frequency instantly and provides uniform frequency accuracy across the entire range. You can find different versions DDS24 and DDS32 (draft version) here: DDS24: 24-bit DDS arbitrary frequency generator component Re: How can I handle a PSoC 5 community library DDS24 on PSoC 4 BLE device ? The difference in implementation and features (24-bit vs. 32-bit; PLD vs UDB, hardware bus output / no bus; etc.). Re: PSOC with verilog, how big a design can one make? /odissey1 |
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