在SPC564A80B4上为bootloader工作没有系统时钟生成

，
你好Mahesh，
抱歉，RM没有清除
你应该尊重一些步骤
步骤1 ，
支持50 MHz系统时钟生成
 ，
振荡器和PLL支持在使用时产生150 MHz系统时钟，
FlexRay操作需要40 MHz晶振。显示了可能的PLL配置，
下面：
—？
 ，
—？ EPREDIV / IDF divider = / 8（支持1个支持15个范围），
—？ ，
—？ VCO时钟输出= 300 MHz（支持256¢â“-512 MHz范围），
—？ ERFD / ODF输出分频器= / 2（支持/ 2，/ 4，/ 8，/ 16），
—？ SYSDIV divider = / 1（支持/ 1，/ 2，/ 4，/ 8，/ 16），
—？
第2步
 ，等待锁定PLL
第3步，
支持50 MHz系统时钟生成
 ，
振荡器和PLL支持在使用时产生150 MHz系统时钟，
FlexRay操作需要40 MHz晶振。显示了可能的PLL配置，
下面：
—？
 ，
—？ EPREDIV / IDF divider = / 8（支持1个支持15个范围），
—？ ，
—？ VCO时钟输出= 300 MHz（支持256¢â“-512 MHz范围），
—？ ERFD / ODF输出分频器= / 2（支持/ 2，/ 4，/ 8，/ 16），
—？ SYSDIV divider = / 1（支持/ 1，/ 2，/ 4，/ 8，/ 16），
—？
步骤4
等待锁定PLL
==＆gt;，这对我来说没问题
 ，最好的祝福
 ,,,,,,,,,, Erwab



以下为原文

,

Hello Mahesh ,
sorry the RM is not cleared
You should respect some steps
Step 1  ,
Support for 50 ,MHz system clock generation
,
The oscillator and PLL support generation of a 150 MHz system clock while using the ,
40 MHz crystal required for FlexRay operation. A possible PLL configuration is shown ,
below: ,
â—?
,
� EPREDIV/IDF divider = /8 (1–15 range supported) ,
â—? ,
� VCO clock out = 300 MHz (256–512 MHz range supported) ,
â—? ERFD/ODF output divider = /2 (/2, /4, /8, /16 supported) ,
â—? SYSDIV divider = /1 (/1, /2, /4, /8, /16 supported) ,
â—?
Step 2
,wait for Lock the PLL

Step 3 ,
Support for 50 ,MHz system clock generation
,
The oscillator and PLL support generation of a 150 MHz system clock while using the ,
40 MHz crystal required for FlexRay operation. A possible PLL configuration is shown ,
below: ,
â—?
,
� EPREDIV/IDF divider = /8 (1–15 range supported) ,
â—? ,
� VCO clock out = 300 MHz (256–512 MHz range supported) ,
â—? ERFD/ODF output divider = /2 (/2, /4, /8, /16 supported) ,
â—? SYSDIV divider = /1 (/1, /2, /4, /8, /16 supported) ,
â—?

Step 4
wait for Lock the PLL
==>, It is ok for my side

• /**
  

• ,
  

• * @brief , SPC563 clocks and PLL initialization.
  

• ,
  

• * @note , All the involved constants come from the file @p board.h and
  

• ,
  

• * , @p hal_lld.h
  

• ,
  

• * @note , This function must be invoked only after the system reset.
  

• ,
  

• *
  

• ,
  

• * @special
  

• ,
  

• */
  

• ,
  

• void
  

• 
  

• spc_clock_init
  

• (
  

• void
  

• )
  

• 
  

• {
  

• ,
  

• ,
  

• ♯ if !SPC5_NO_INIT
  

• ,
  

• ,
  

• /* PLL activation.*/
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• EMODE ,
  

• =
  

• 
  

• 1
  

• ,
  

• , ,
  

• /* Enhanced mode on. , */
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• CLKCFG ,
  

• &,
  

• =
  

• 
  

• 1
  

• ,
  

• ,
  

• /* Bypass mode, PLL off.*/
  

• ,
  

• ♯ if !SPC5_CLK_BYPASS
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• CLKCFG ,
  

• |
  

• =
  

• 
  

• 2
  

• ,
  

• , ,
  

• /* PLL on. , */
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• EPREDIV ,
  

• =
  

• SPC5_CLK_PREDIV
  

• ,
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• EMFD , ,
  

• =
  

• SPC5_CLK_MFD
  

• ,
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR2
  

• .
  

• B
  

• .
  

• ERFD ,
  

• =
  

• SPC5_CLK_RFD
  

• ,
  

• ,
  

• ,
  

• while
  

• 
  

• (
  

• !
  

• FMPLL
  

• .
  

• SYNSR
  

• .
  

• B
  

• .
  

• LOCK
  

• )
  

• ,
  

• ,
  

• ,
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• EMFD ,
  

• =
  

• 
  

• 60
  

• ,
  

• ,
  

• ,
  

• while
  

• 
  

• (
  

• !
  

• FMPLL
  

• .
  

• SYNSR
  

• .
  

• B
  

• .
  

• LOCK
  

• )
  

• ,
  

• ,
  

• ,
  

• ,
  

• , FMPLL
  

• .
  

• ESYNCR1
  

• .
  

• B
  

• .
  

• CLKCFG ,
  

• |
  

• =
  

• 
  

• 4
  

• ,
  

• , ,
  

• /* Clock from the PLL. , */
  

• ,
  

• ♯ endif
  

• /* !SPC5_CLK_BYPASS */
  

• ,
  

• ,
  

• /* SYS Clock Divider setting.*/
  

• ,
  

• ♯ if (SPC5_SIU_SYSDIV_BYPASS == TRUE)
  

• ,
  

• , SIU
  

• .
  

• SYSDIV
  

• .
  

• B
  

• .
  

• BYPASS ,
  

• =
  

• 
  

• 1U
  

• ,
  

• ,
  

• ♯ else
  

• ,
  

• , SIU
  

• .
  

• SYSDIV
  

• .
  

• B
  

• .
  

• BYPASS , ,
  

• =
  

• 
  

• 0U
  

• ,
  

• ,
  

• , SIU
  

• .
  

• SYSDIV
  

• .
  

• B
  

• .
  

• SYSCLKDIV ,
  

• =
  

• 
  

• (
  

• uint8_t
  

• )
  

• SPC5_SIU_SYSDIV_SYSCLKDIV
  

• ,
  

• ,
  

• ♯ endif
  

• ,
  

• ,
  

• /* Setting up RAM/Flash wait states and the prefetching bits.*/
  

• ,
  

• , ECSM
  

• .
  

• MUDCR
  

• .
  

• R
  

• =
  

• SPC5_RAM_WS
  

• ,
  

• ,
  

• , FLASH_A
  

• .
  

• BIUCR
  

• .
  

• R ,
  

• =
  

• SPC5_FLASH_BIUCR
  

• |
  

• SPC5_FLASH_WS
  

• ,
  

• ,
  

• , FLASH_A
  

• .
  

• BIUCR2
  

• .
  

• R
  

• =
  

• 
  

• 0
  

• ,
  

• ,
  

• ♯ if !defined(_SPC564A70_)
  

• ,
  

• ,
  

• /* The second controller is only present in Andorra 3M or 4M.*/
  

• ,
  

• , FLASH_B
  

• .
  

• BIUCR
  

• .
  

• R ,
  

• =
  

• SPC5_FLASH_BIUCR
  

• |
  

• SPC5_FLASH_WS
  

• ,
  

• ,
  

• , FLASH_B
  

• .
  

• BIUCR2
  

• .
  

• R
  

• =
  

• 
  

• 0
  

• ,
  

• ,
  

• ♯ endif
  

• /* !defined(_SPC564A70_) */
  

• ,
  

• ,
  

• /* CAN Clock Divider setting.*/
  

• ,
  

• , SIU
  

• .
  

• SYSDIV
  

• .
  

• B
  

• .
  

• CAN_SRC ,
  

• =
  

• 
  

• (
  

• uint8_t
  

• )
  

• SPC5_SIU_SYSDIV_CAN_SRC
  

• ,
  

• ,
  

• ,
  

• ♯ endif
  

• /* !SPC5_NO_INIT */
  

• ,
  

• }
  

• ,
  

• â€?
  

• â€?
  

• â€?
  

• â€?
  

• â€?
  

,Best regards
,  ,  ,  ,  ,  ,  ,  ,  ,  ,Erwab

你好，Erwan，
抱歉耽搁了
我可以知道这个宏的值吗？



以下为原文




Hello Erwan,
Sorry for the delay
Can I know the values for this macros?

• SPC5_FLASH_WS
  

• SPC5_FLASH_BIUCR