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请问为什么AD9517-3 PLL无法锁定？

问答对人有帮助，内容完整，我也想知道答案 0 您好，我们想得到120MHz的时钟信号，请问为什么ad9517-3不能够锁定，参数设置如下： R = 1 A=0x04 B=0x16 Prescaler P,use DM mode (Divide-by-8 (8/9 mode)) VCO divider = 3 Channel Divider=0x21（分频系数为5）参考时钟为10MHz，PFD为10MHz，使用内部VCO 请问是什么原因？多谢！ 0
2018-10-8 10:24:16　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报刘桂珍相关推荐 • AD9517-3内部VCO锁定一直为2.4GHz是怎么回事？ 229 • 请问AD9517-3中VCO的频率范围怎么保证？ 1768 • 请问AD9517-3 OUT0 OUT1没有时钟信号输出是什么原因？ 2955 • AD9467采集信号的杂散如何消除？ 352 • AD9467采集信号有杂散 4551 • AD9517-4的pll不能锁住 1554 • 请问ADF9010使用内部VCO，PLL无法锁定 1738 • 请问AD9954可以在150M时钟下输出任意频率的时钟吗? 2553 • AD9779A内部PLL无法锁定的原因是什么？ 1791 • PLL锁定指示电路设计有什么技巧？ 1916 1个回答

答案对人有帮助，有参考价值 0 Kerb, 使用AD9517的几个注意事项：PLL1 工作模式应该为正常。VCO需要校准到指定的频段，条件是，进行正确的分频器配置，设计合理的模拟锁相环滤波器（通过ADISimCLK）。这里你提到10MHz的参考输入，PFD为10MHz，若10MHz是晶振等干净时钟源，可以设计一个100KHz的左右的滤波器来得到一个高频输出，若参考10MHz的为较差的源，如CDR恢复钟，需要设计较窄的滤波器来去抖，对AD9517而言，最窄的滤波器建议在1kHz左右。另外需要注意的是电荷泵电流在仿真完成后，不要随意调整大小，以避免相位裕度损失太多引起失锁。若能发给我们你的AD9517.stp文件及原理图PLL滤波器，我们可以帮你检查。 Yiming

2018-10-8 10:43:44 评论举报李淑嘉