完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好,请教个关于本振的问题:
ADF4193的锁定:从手册上看,当前向分频之后的频率和VCO输出频率分频之后两个频率差在一定范围之内,内部逻辑 检测到连续几个脉冲之内在范围内,就判定为锁定,从手册上看是3ns,是不是可以这样理解: 如果输入频率:10MHz,输出频率:400MHz,鉴相频率为10MHz 这样鉴相周期就是:1/10MHz:100ns,如果差异在3ns,那么假定参考是精确的,那么输出经分频之后的周期就为97ns或者是103ns,这样考虑N分频输出频率就为 412.37MHz或者388.35MHz,这样输出频率与400MHz理想频率好像差异有点大,不知道可以这样理解吗,多谢 |
|
相关推荐
1个回答
|
|
3ns只是数字锁定指示的判决门限,而且是连续若干个PFD都小于这个门限, DLD才指示高, 但并不意味着PD的鉴相误差是3ns,只要环路收敛, 你去看PLL的锁定输出,锁定后如果ref的频率误差不考虑,输出的频率误差是很小的. 甚至可以做到零误差
|
|
|
|
只有小组成员才能发言,加入小组>>
ADP5092 SYS端口为2.09V,但是REG_OUT为0是什么原因?
1715 浏览 1 评论
ad7193差分输入ain1与ain2差是正值时,读到电压与实际值误差小,但为负值值,误差就变的很大
4098 浏览 2 评论
8808 浏览 1 评论
3024 浏览 1 评论
6947 浏览 2 评论
ADC3442采集,分析数据出现有规则毛刺,请问是哪方面的问题啊?
1162浏览 3评论
AD7190状态寄存器一直是0x80,连续转换模式下RDY不拉低
1457浏览 2评论
1381浏览 2评论
1132浏览 1评论
1001浏览 1评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-19 09:21 , Processed in 0.833467 second(s), Total 75, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191