[问答]

利用ALTERA FPGA nios软核配置AD9364发送数据在谱的两边产生了很多小的谱

问答对人有帮助，内容完整，我也想知道答案 0 我是RF小白，在用FPGA配置AD9364芯片发送数据时遇到了一些问题，希望哪位朋友可以帮我解答一下。 1.我在发送单载波时，将频谱仪span打到2M时可以看到在谱的两边有很多小波形，见图1。 2.发送数据序列时同样在谱的两边产生了很多小的谱，利用实时频谱仪解相点evm值为14点多。见图2。 3.当我重新烧FPGA程序时，理论上频谱仪上应该是一个单载波，但是实际却出现了很多，幅值与单载波差不多，见图3。 ps：我将内部的HB滤波器都屏蔽掉了，ADC和DAC都为16M;在设计硬件时出现失误并没有将DATA_CLK引出来，用CLK_OUT代替的DATA_CLK。CLK_OUT为1/2 DAC; 返回的时钟FB_CLK为32M；TX_SAMPL_CLK为16M； 0
2018-8-24 11:28:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报张倩相关推荐 • 射频收发器AD9364发射不能调制 3610 • 请问可以自己用FPGA实现SPI配置AD9364吗 3158 • 请问AD9361或者AD9364可以设计成简单的信号源吗？ 3570 • 请问AD9364在HB滤波器和RX/TX FIR都屏蔽掉后DATA_CLK之间是什么关系？ 3579 • AD9364 DATA_CLK送入FPGA，FPGA内部，为什么PLL不能锁定？ 3363 • 请问如何使用AD9364? 2147 • 嵌入式软核NiosⅡ中串口模块怎么编程？ 1968 • 请问ad9365的配置寄存器和AD9364是否一样？ 3207 • ad9364 RX收数据问题 1210 • 请问如果我没有对ad9364初始化是否它依然处于空闲或者是等待状态 1397 2个回答

答案对人有帮助，有参考价值 0 你好， 1、根据你的图片看应该是你的发射端接口时序有问题，可通过0x007调整时序； 2、CLK_OUT替代不了DATA_CLK，CLK_OUT的时钟不是数据的随路时钟，保证不了接收性能，请考虑重新做板。

2018-8-24 11:47:25 评论举报颜婷

答案对人有帮助，有参考价值 0 sanshen6677 发表于 2018-8-24 14:31 你好， 1、根据你的图片看应该是你的发射端接口时序有问题，可通过0x007调整时序； 2、CLK_OUT替代不了DATA_CLK，CLK_OUT的时钟不是数据的随路时钟，保证不了接收性能，请考虑重新做板。谢谢FAE@合佳兴：我通过调整FB_CLK的正反相和FB_CLK的迟延时间，频谱仪发出的谱有所改善，但是仍然无法得到想要的波形，我将发送数据的带宽变为1.024M，DAC设为16.384M，FB_CLK为32.768M，FPGA内部采用16倍成型，最后得到下面的谱，正常情况下主波和谐波之间不是应该等于DAC的采样钟吗？为什我我的谱在4M,8M,12M,都出现了谐波？

2018-8-24 11:53:42 评论举报张倩