请问如何将CYSUB3ACC-05CTL[12:0]映射到应用控制和状态信号

你好，
你必须在“slavefifo2b_fpga_top地图所需的信号。UCF”文件。请参阅FPGA板的原理图和布线板原理图，选择合适的信号。
感谢和问候
阿比纳夫
                    
                    
               
                                                                                      以下为原文
                                            Hi,
 
You have to map the desired signals in  "slaveFIFO2b_fpga_top.ucf" file. Please refer to the FPGA board Schematics and Interconnect Board Schematics to properly select the signals.
 
Thanks & Regards
Abhinav

谢谢您的真诚回复。
但我仍然没有得到想要的答案。
我需要CTL [ 12 ]之间的映射关系（在cyu***3acc-005）及以下的信号：
弗拉加
弗拉布
弗拉格
弗拉德
SLCS
PKTANKα，
SLRDγ，
SLWRγ，
斯洛伊，
A [1:0]，这是在DOC AN6997中描述的。
例如，在CYSUB3ACC-00中，DQ0引脚用H4映射。在FPGA板的原理图，我能找到H4在FMC JX映射信号la16_n。然后，la16_n可以映射到FPGA aj13乐队。
所以我知道DQ0应该被限制在我的.UCF文件中的AJ13中。
doc EZ-USB FX3技术参考手册，规格：001-76074启。*，关于CTL[12:0]的描述是：
GPIF II控制信号（CTL [ 12 ]）可以配置为输出控制外部设备，或从外部设备读取状态输入。
doc 65974、EZ-USB FX3作为Slave FIFO连接外部FPGA。FX3和FPGA之间的接口是DQ [ 31:0 ]、旗等。我想，一个映射关系和标志和CTL [ 12 ]有。
但我没有找到映射关系。
                    
                    
               
                                                                                      以下为原文
                                            Thanks for your sincerely reply.
But I still do not get the desired answer.
I need the mapping relationship between ctl[12:0](in CYUSB3ACC-005) and below signals:
flaga,
flagb,
flagc,
flagd,
SLCS#,
PKTEND#,
SLRD#,
SLWR#,
SLOE#,
A[1：0], which are descripted in doc AN65974。
For example, in CYUSB3ACC-005, DQ0 pin is mapped with H4. In FPGA board Schematics, I can find the mapped signal of H4 in FMC JX is LA16_N. and then, LA16_N can be found mapped to AJ13 IN FPGA band10.
So I know DQ0 should be constrained to AJ13 in my .ucf file.
 
 
In doc EZ-USB FX3 Technical Reference Manual, spec No:001-76074 Rev. *E, about CTL[12:0] description is:
The GPIF II control signals (CTL[12:0]) can be configured as outputs to control the external peripheral device, or as inputs to read the status from an external peripheral device.
 
In doc AN 65974, EZ-USB FX3 used as slave FIFO connected to external FPGA. the interface between FX3 and FPGA is DQ[31:0], flaga, et al. I guess, there is a mapped relationship between and flaga and CTL[12:0].
But I didn't find the mapped relationship.