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使用AD9524时钟芯片给高速ADC提供采样时钟
AD9524通过SPI通信配置自身的功能寄存器，完成芯片内部时钟的配置，其工作模式如下： 通过配置寄存器，使得PLL1和PLL2工作，通过PLL1_OUT可以用示波器观察到输出的100MHz时钟信号： 回读0x22C寄存器的值也是0xE7： 其中采用的是四线SPI通信，通道1测得信号就是SDO的回读信号，通道2时钟，通道3是SDIO，使能CS信号满足SPI通信时序要求，图中就不在赘述CS信号。 最后对时钟输出引脚OUT1/OUT1_N ~ OUT4/OUT4_N进行探测，使用差分探头，测不出时钟信号，显示的只是噪声，没有明显的周期性。 最后是硬件电路设计： 请问是否是配置寄存器出错，还是别的原因？如何寻找可能出现问题的区域来排查问题。 
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PLL2的环路滤波器是否设置正确，LF2_EXT_CAP是否能看到信号，
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你好，我对环路滤波器进行了设置。 其中，根据 ADIsimCLK1.70 确定了环路滤波器PLL1和PLL2的各项参数： 根据图中的PLL1和PLL2环路滤波器系数，去配置相应的寄存器：0x0F5: 0x39和0x01D: 0x04 然后当回读0x22c寄存器为0xe7时： 可以知道回读的状态是正确的，然后用示波器差分探头去测四路时钟输出情况，均是无规则的无周期性质的信号，类似于白噪声。 然后我也测了引脚9 （LF2_EXT_CAP） 和 引脚12 （LDO_VCO）两个引脚的电平情况，根据我原理图设计中可以看出，就是电容C25两测的信号： 但是靠近引脚9 （LF2_EXT_CAP）的信号是1.2V稳定电平，靠近 引脚12 （LDO_VCO）的信号是2.5V稳定电平，用示波器测的时候两个引脚处的电平虽然稳定，但带有噪声。 |
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