请问NAND FLASH到底是支持一个CE空间64MB还是256MB？

kingnet_52004 发表于 2018-6-25 05:05
A total of 256M bytes of any of these memories can be accessed at any given time via four chip
selects with 64M byte access per chip select.
关于EMIF16的信息请参看文档：KeyStone Architecture External Memory Interface (EMIF16) User Guide

60user152 发表于 2018-6-25 05:22
关于DDR3，我的问题是硬件设计的问题，在做硬件设计时，DDR的外输入参考时钟为50MHz，通过内部锁相环设置是不是这几种速率都可以达到？

kingnet_52004 发表于 2018-6-25 05:34
当然不是了，如果你要工作在某一种频率下，你必须计算好要输入的频率。相关换算请认真阅读有关文档。

60user152 发表于 2018-6-25 05:39
在C6678的数据手册中对DDR3 PLL是这样描述的

可以通过PLLM和PLLD来设置倍频和分频因子，PLLM是13bit，那应该是0~8191，PLLD是6bit（0~63），可以按这个任意设吗？

dechun28448 发表于 2018-6-25 05:53
你可以看到PLLD的描述是for the reference divider，也就是说50M时钟进来要先被PLLD分频，然后和PLLM相乘，和PLLM相乘的结果不能超过3.4G，最后2分频输出，所以只要你们的设计能满足该要求就可以了。

60user152 发表于 2018-6-25 06:07
示意图不是先倍频后分频吗？你是否确定是先分频后倍频？
哪个手册里描述了PLLM相乘的结果不能超过3.4G？
另外，其它外设（Main/SRIO/HyperLink/PCIe）的锁相环有什么限制，哪个手册里有描述？

宝弟弟弟 发表于 2018-6-25 06:25
刘老师：
您好！
可以确定是先分频后倍频。该示意图需要修改。DDR PLL 3.4G限制也应该写入文档。我们会继续推动TI文档质量的提升。

60user152 发表于 2018-6-25 06:34
谢谢刘工，其它的锁相环也是先分频后倍频吗？频率限制是多少？

dechun28448 发表于 2018-6-25 06:53
你可以看到，所有带有PLLD(Main/DDR3/PASS)的锁相环有关PLLD的描述都是for the reference divider，所以都是先分频再倍频。对于SRIO/Hyperlink/PCIe 的SERDES，只有PLLM，要保证PLLM x ref_clk的输出在3.125/2G ～ 3.125G之间即可，然后调整对应的linkrate值来得到需要的linkspeed. ...