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本帖最后由 一只耳朵怪 于 2018-6-14 11:00 编辑
各位专家好： 在使用F28377s时发现一个问题，同样的程序，对SPI相同的配置，对于数据线，会出现两种情况： 情况一：无数据输出时，数据线输出高电平，有数据时，数据负电平取值 情况二：无数据输出时，数据线输出低电平，有数据时，数据正电平取值 我如何控制它一直第二种情况输出呢？ SPI配置如下： SpibRegs.SPICCR.all = 0x000f;//0x000F; SpibRegs.SPICTL.all =0x000e; SpibRegs.SPIBRR.all =0x007F; SpibRegs.SPICCR.all = 0x009f; SpibRegs.SPIPRI.bit.FREE = 1; 
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4个回答
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怎么没有人回答呢？没有人碰到过这样的情况吗？
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请查看TRM的17.3.6 SPI Clocking Schemes章节，使用SPICCR.bit.CLKPOLARITY和SPICTL.bit.CLK_PHASE进行配置。
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szbliy 发表于 2018-6-14 03:07 这都是配置好的，现在发现出现这个现象的原因是当输入数据的最高位为1时，发送完这组数据，数据线就被拉高了，现在想问一下专家，SPITXBUF和SPIDATA内定义的数据是无符号的还是有符号的，如果是有符号的，怎么改为无符号的，datasheet中讲的输出数据时要left-justified 是什么意思？是默认left-justified 还是需要配置，如何配置left-justified |
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eehaoran 发表于 2018-6-14 03:17 当然是无符号。 所谓左对齐，是指少于16个bit时，需要在后面补齐。不是进行配置，而是芯片的SPI按此逻辑工作，所以你在写入数据时需要考虑到这点对数据进行相应的处理。 If a post answers your question, please mark it with the "verify answer" button. |
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只有小组成员才能发言，加入小组>>
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