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本人最近用verilog代码写了一个DDS正弦波发生器,RTL仿真波形正确,但门级仿真出现毛刺,不知道该如何去掉这些毛刺?我用的是quartus ii 15.0,一开始没分清各种仿真,编译完后就直接调用了modelsim进行门级仿真,发现有毛刺,后来才知道有RTL仿真,运行后波形很好。想问下如何消除门级仿真中出现的毛刺?通过时序约束可以吗? ![]() |
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1个回答
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你好,你的问题解决了吗?
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