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在Quartus中写了一个非常简单的分频器module testdiv(mclk, out),编译OK,quartus生成testbench模板如下,在always块加入时钟产生语句,out=~out;如下
然后添加testbench,点击RTL Simulation调用Modlesim仿真,结果不出来波形啊,如下图: ![]() |
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2个回答
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在initial块里添加了mclk的初始化语句,mclk=0,然后mclk可以显示波形了,但是输出仍然没有波形,该怎么办,大大们,求解救
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大大们不给力啊,问题原因找到了,reg没有初始化,所有的reg都要在initial里面初始化,不然modlesim就划定为未知状态而没有波形,代码不严谨啊,花一天买了一个教训
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求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
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