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刚接触verilog，不知道程序该怎么读，有大神能把以下2ask解调的程序完整的解释一遍么
module ASK_two(clk,reset,x,y); input clk; input reset; input x; output y; reg y; reg[2:0]cnt; reg[2:0]m; always @(posedge clk)begin if(!reset)begin cnt<=3’b000; end else if (cnt==3’b111) cnt<=3’b000; else cnt<=cnt+1; end always @(posedge x)begin if(!reset)begin cnt<=3’b000; end else begin if (cnt==3’b110)begin if (m<=3’b010) y<=1’bo; else y<=1’b1; m<=3’b000; end else m<=m+1; end end endmodule 
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