发 帖  
原厂入驻New
[求助]

verilog程序

2014-5-18 16:41:52  849
分享
刚接触verilog,不知道程序该怎么读,有大神能把以下2ask解调的程序完整的解释一遍么
module ASK_two(clk,reset,x,y);
input clk;
input reset;
input x;
output y;
reg y;
reg[2:0]cnt;
reg[2:0]m;
always @(posedge clk)begin
IF(!reset)begin
    cnt<=3’b000;
end
else if (cnt==3’b111)
     cnt<=3’b000;
else
cnt<=cnt+1;
end
always @(posedge x)begin
if(!reset)begin
    cnt<=3’b000;
end
else begin
if (cnt==3’b110)begin
     if (m<=3’b010)
          y<=1’bo;
     else
          y<=1’b1;
     m<=3’b000;
end
else
      m<=m+1;
end
end
endmodule


0
2014-5-18 16:41:52   评论 分享淘帖
1 个讨论

只有小组成员才能发言,加入小组>>

126个成员聚集在这个小组

加入小组

创建小组步骤

关闭

站长推荐 上一条 /7 下一条

快速回复 返回顶部 返回列表