[问答]

请问ADC12D1000 DCLK是能够驱动12个iserdes的吗？

问答对人有帮助，内容完整，我也想知道答案 0 ADC12D1000 每路输出12位bit 同时还有一个伴随时钟DCLK 后续FPGA使用serdes原语串转并模块 12bit即需要12个serdes 每个serdes的时钟都是接在同一个DCLK上？就是说1路DCLK一共接到了12个iserdes上，这样子的话，DCLK的驱动能力够吗？在数字电路中普通门电路的扇出系数来说一般是8，那么这个DCLK是能够驱动12个iserdes的吗？ 0 本主题由 Harmony技术专家于 5 天前审核通过
5 天前　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 50 个回答。邀请回答普罗旺斯的薰衣草该类别下有 49 个回答。邀请回答 heks 该类别下有 48 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 wang21cj 该类别下有 39 个回答。邀请回答 lksas 该类别下有 39 个回答。邀请回答 fdhsfagd 该类别下有 39 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 hgimtk 该类别下有 36 个回答。邀请回答 chm5 该类别下有 36 个回答。邀请回答 ggfx 该类别下有 36 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答 lifei639156 该类别下有 35 个回答，其中被选为最佳答案 1 次。邀请回答站着幻想该类别下有 35 个回答。邀请回答 msvdsufsdf 该类别下有 34 个回答。邀请回答 huzp_bbs 该类别下有 34 个回答。邀请回答 HengDu 该类别下有 34 个回答。邀请回答 kghfh 该类别下有 33 个回答。邀请回答 wuli北该类别下有 32 个回答。邀请回答举报 jefljel 相关推荐 • 请问ADC12D1000有一次转换完成标志吗? 24 • ADC08D1000具有什么功能？应用是什么？ 854 • adc12d1000的输入电压是多少？ 3253 • ADC3664EVM板子能够正常返回dclk，但是返回的fclk一直是高电平，且da0一直拉高是怎么回事？ 36 • 请问可以连接共享相同差分输入的四个ISERDES吗？ 859 • 请问有采样率250MHz, 分辨率8位/12位的ADC推荐吗？ 3526 • 有关ADC12模块基本知识汇总 3126 • 基于ADAS1000系列的12导联ECG测量系统 1499 • 有人知道IO时钟边沿和DIVCLK边沿之间应该有多少延迟，以确保我们从Virtex 6 ISERDES中获得明确定义的字 1039 • DAD1000 和DMD0.7XGA 12°的相关资料或者驱动程序 3728 2个回答

答案对人有帮助，有参考价值 0 可以考虑使用clock fanout器件，除了考虑驱动能力，其次就是阻抗匹配，我认为最好是使用时钟扇出器件。 DCLK是什么时钟，LVDS还是其他电平标准？如果考虑fanout的话，我这边帮去看下是否有合适的fanout器件。

5 天前评论举报谭艳红

答案对人有帮助，有参考价值 0 ADC12D1000是一款12位高速模数转换器（ADC），其DCLK（数据时钟）用于驱动内部的serdes（串行-并行转换器）模块。根据您的描述，您需要将12位数据通过12个serdes模块转换为并行数据，并将这些serdes模块的时钟都连接到同一个DCLK上。关于DCLK的驱动能力，我们需要考虑以下几个因素： 1. DCLK的频率：DCLK的频率决定了serdes模块的采样速率。如果DCLK的频率足够高，那么它可以支持12个serdes模块的采样需求。 2. DCLK的负载能力：DCLK需要驱动12个serdes模块，因此其负载能力需要足够。在数字电路中，普通门电路的扇出系数一般为8，但这并不意味着DCLK不能驱动12个serdes模块。实际上，DCLK的负载能力取决于其设计和制造工艺。您可以查阅ADC12D1000的数据手册，了解其DCLK的负载能力。 3. 信号完整性：将DCLK连接到12个serdes模块时，需要确保信号完整性。这包括信号的传播延迟、反射和串扰等因素。为了确保信号完整性，您可能需要使用适当的布线技巧和阻抗匹配。总之，要确定DCLK是否能够驱动12个iserdes，您需要考虑DCLK的频率、负载能力和信号完整性。建议您查阅ADC12D1000的数据手册，了解其DCLK的具体参数和性能指标。如果DCLK的负载能力不足以驱动12个iserdes，您可以考虑使用缓冲器或驱动器来增强DCLK的驱动能力。

5 天前评论举报王平