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嗨 -
我在设计中使用了AXI4-stream fifo。 它是Zynq CPU的M_AXI_GP0端口的slaveoff。 PL端逻辑写入此FIFO,ARM / Zynq定期读取它。 我使用这个FIFO来读取非时间关键的数据(DMA将是一种过度杀伤)。 在CPU读取fifo之前,我使用APIXLlFifo_iRxGetLen来读取接收长度寄存器(在偏移量0x24处)。 我使用导入的示例设计中的代码来执行此操作: ReceiveLength =(XLlFifo_iRxGetLen(InstancePtr))/ WORD_SIZE; 我注意到的是,除了读取RLR寄存器之外,该操作还从FIFO中读取一个字。 例如,如果我的FIFO有8个条目并且我进行了一个ReceiveLength操作(使用上面的代码),即使我没有从FIFO中读取一个字,我的FIFO现在只有7个条目。 我使用以下代码从FIFO中读取一个字: RxWord = XLlFifo_RxGetWord(InstancePtr) 这是XLLFifo_iRxGetLen API的预期行为吗? 谢谢! -Venka |
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1个回答
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关于设计的更多信息。
FIFO-CPU接口是AXI4Lite接口。我使用AXI4Lite总线上的Vivido逻辑分析仪捕获波形。 这是代码的片段: xil_printf(“接收数据.... n r”); for(j = 0; j(i = 0; i |
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