发帖

FPGA|CPLD|ASIC论坛

FPGA|CPLD|ASIC论坛

今日发帖：2 |总共 13496

+ 关注

版主：

Mill 梅雪松卿小小_9e6 蛙蛙蛙

华秋SMT免费贴片，首单50套内实付0元！

最新回复最新发表最多查看最多回复精华高分悬赏零回复

[已解决]

ISE进行工程综合时出现资源使用过多的问题

cmkcmk 05-31 14:17 2 回答 5212阅读

[无答案]

Vivado 生成逻辑原理图后，在哪查看输出的表达式？

王得发 05-27 16:47 0 回答 5328阅读

[无满意答案]

基于FPGA的BISS-C协议编码器的解码实现

jf_58854283 05-23 17:17 1 回答 4745阅读

[无满意答案]

变模计数器

jf_73483857 05-24 14:04 1 回答 4661阅读

[无答案]

flash型FPGA配置下载问题

jf_81610911 05-19 10:13 0 回答 3658阅读

[无满意答案]

为什么我fpga的io口输出速率只能做到8mhz呢？

杨海清 05-16 18:09 2 回答 3818阅读

[无满意答案]

Zynq PCIe电路设计

jf_25932558 05-16 18:19 3 回答 2838阅读

[无满意答案]

我很奇怪FPGA怎么能驱动模拟的VGA信号呢？

百灵千岛酱 05-15 14:24 1 回答 3097阅读

[无答案]

SignalTap ii怎么去掉波形

chenbingjy 05-11 19:45 0 回答 2410阅读

[无满意答案]

基于FPGA边沿检测的理解问题？ attach_img

attach_img

杜喜喜 05-10 14:52 1 回答 2917阅读

[无答案]

iserdes2原语 1:10级联后对齐错误

林桐 05-09 11:23 0 回答 2351阅读

[无满意答案]

什么是FPGA里面的乒乓机制呢？

刘杰 05-08 17:39 1 回答 3470阅读

[无满意答案]

如果不使用FPGA自带的SERDES，可否适用LVDS接口实现其功能？

李娟 05-08 17:38 3 回答 3481阅读

[无满意答案]

请教一下大神FPGA如何处理LVDS信号呢？

张勇 05-08 17:36 3 回答 3415阅读

[无满意答案]

怎样用FPGA实现FSK调制解调呢？

李伟 05-08 17:34 1 回答 3263阅读

[无满意答案]

FPGA系统设计中，如果用两个FPGA工作，应该如何设计两片之间的通信？

刘润生 05-08 17:18 3 回答 3374阅读

[无满意答案]

请问CPLD怎么发送如下的波形啊？ attach_img

attach_img

熊本熊 05-06 10:24 1 回答 3539阅读

[无满意答案]

FPGA烧写文件的问题

chenbingjy 05-04 14:48 1 回答 2435阅读

[无满意答案]

CPLD驱动PCF8591ADC采样老是零 attach_img

attach_img

chenbingjy 05-04 21:14 2 回答 2649阅读

[无满意答案]

Vivado生成IP核

h1654155965.7289 04-24 23:42 1 回答 2471阅读

[无满意答案]

FPGA设计的电路速度指什么？

刘秀英 04-23 14:59 2 回答 6550阅读

[无满意答案]

如何在FPGA的引脚接入高电平信号\'1‘？

张超 04-23 14:56 4 回答 10653阅读

[无满意答案]

在FPGA上电启动时应该怎么做才能使避免高电平会闪一次的这种情况？

王凯 04-23 14:54 4 回答 5996阅读

[无满意答案]

怎么给FPGA的I/O引脚初始状态默认设为低电平？

李桂兰 04-23 14:49 1 回答 5946阅读

[无满意答案]

FPGA上电瞬间IO管脚输出的高电平怎么消除呢？

青sky 04-23 14:48 1 回答 4808阅读

[无满意答案]

如何控制FPGA烧写时io口的电平呢？

LL-LING宁 04-23 14:47 1 回答 4477阅读

[无满意答案]

请问大神FPGA延迟控制用多少个bit可以达到输出给DAC的是2路250M的数据？

其实znvm 04-23 14:46 1 回答 3479阅读

[无满意答案]

FPGA中比较两个数据最多可以比较多少位？为什么？

李莉 04-23 14:42 1 回答 3384阅读

[无满意答案]

FPGA/CPLD板子的并口通信和发脉冲的干扰问题求助

王莉 04-23 14:34 1 回答 3357阅读

[无满意答案]

CPLD有内存这一说吗？

刘涛 04-23 14:32 1 回答 3106阅读

上一页 123 4 5 ... 180 / 180 页下一页

返回

提问题	发经验
发资料	发讨论

广告

活跃回答者查看全部

推荐小组

子话题

FPGA ASIC CPLD 编程规范 USB3.0 Verilog Quartus 人工智能仿真英特尔

联系我们@电子发烧友小助手

违法和不良信息举报：0755-83143975

儿童色情信息举报专区

关闭

站长推荐 /6

返回顶部 返回版块

- 技术社区: HarmonyOS技术社区

RISC-V MCU技术社区

FPGA开发者技术社区

- OpenHarmony开源社区: OpenHarmony开源社区

- 嵌入式论坛: ARM技术论坛

STM32/STM8技术论坛

嵌入式技术论坛

单片机/MCU论坛

RISC-V技术论坛

瑞芯微Rockchip开发者社区

FPGA|CPLD|ASIC论坛

DSP论坛

- 电路图及DIY: 电路设计论坛

DIY及创意

电子元器件论坛

专家问答

- 电源技术论坛: 电源技术论坛

无线充电技术

- 综合技术与应用: 机器人论坛

USB论坛

电机控制

模拟技术

音视频技术

综合技术交流

上位机软件（C/Python/Java等）

- 无线通信论坛: WIFI技术

蓝牙技术

天线|RF射频|微波|雷达技术

- EDA设计论坛: PCB设计论坛

DigiPCBA论坛

Protel|AD|DXP论坛

PADS技术论坛

Allegro论坛

multisim论坛

proteus论坛|仿真论坛

KiCad EDA 中文论坛

DFM|可制造性设计论坛

- 测试测量论坛: LabVIEW论坛

Matlab论坛

测试测量技术

传感技术

- 招聘/交友/外包/交易/杂谈: 项目外包

供需及二手交易

工程师杂谈|交友

招聘|求职|工程师职场

- 官方社区: 发烧友官方/活动

华秋商城

华秋电路

time

recommend

hot

post

—
—
—

版
块
导
航