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Mill 梅雪松卿小小_9e6 蛙蛙蛙

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ISE进行工程综合时出现资源使用过多的问题

cmkcmk 05-31 14:17 2 回答 5302阅读

[无答案]

Vivado 生成逻辑原理图后，在哪查看输出的表达式？

王得发 05-27 16:47 0 回答 5593阅读

[无满意答案]

基于FPGA的BISS-C协议编码器的解码实现

jf_58854283 05-23 17:17 1 回答 4902阅读

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变模计数器

jf_73483857 05-24 14:04 1 回答 4720阅读

[无答案]

flash型FPGA配置下载问题

jf_81610911 05-19 10:13 0 回答 3829阅读

[无满意答案]

为什么我fpga的io口输出速率只能做到8mhz呢？

杨海清 05-16 18:09 2 回答 3989阅读

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Zynq PCIe电路设计

jf_25932558 05-16 18:19 3 回答 3104阅读

[无满意答案]

我很奇怪FPGA怎么能驱动模拟的VGA信号呢？

百灵千岛酱 05-15 14:24 1 回答 3256阅读

[无答案]

SignalTap ii怎么去掉波形

chenbingjy 05-11 19:45 0 回答 2501阅读

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基于FPGA边沿检测的理解问题？ attach_img

attach_img

杜喜喜 05-10 14:52 1 回答 3133阅读

[无答案]

iserdes2原语 1:10级联后对齐错误

林桐 05-09 11:23 0 回答 2440阅读

[无满意答案]

什么是FPGA里面的乒乓机制呢？

刘杰 05-08 17:39 1 回答 3563阅读

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如果不使用FPGA自带的SERDES，可否适用LVDS接口实现其功能？

李娟 05-08 17:38 3 回答 3664阅读

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请教一下大神FPGA如何处理LVDS信号呢？

张勇 05-08 17:36 3 回答 3540阅读

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怎样用FPGA实现FSK调制解调呢？

李伟 05-08 17:34 1 回答 3469阅读

[无满意答案]

FPGA系统设计中，如果用两个FPGA工作，应该如何设计两片之间的通信？

刘润生 05-08 17:18 3 回答 3577阅读

[无满意答案]

请问CPLD怎么发送如下的波形啊？ attach_img

attach_img

熊本熊 05-06 10:24 1 回答 3667阅读

[无满意答案]

FPGA烧写文件的问题

chenbingjy 05-04 14:48 1 回答 2607阅读

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CPLD驱动PCF8591ADC采样老是零 attach_img

attach_img

chenbingjy 05-04 21:14 2 回答 2821阅读

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Vivado生成IP核

h1654155965.7289 04-24 23:42 1 回答 2669阅读

[无满意答案]

FPGA设计的电路速度指什么？

刘秀英 04-23 14:59 2 回答 6695阅读

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如何在FPGA的引脚接入高电平信号\'1‘？

张超 04-23 14:56 4 回答 13423阅读

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在FPGA上电启动时应该怎么做才能使避免高电平会闪一次的这种情况？

王凯 04-23 14:54 4 回答 6129阅读

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怎么给FPGA的I/O引脚初始状态默认设为低电平？

李桂兰 04-23 14:49 1 回答 6120阅读

[无满意答案]

FPGA上电瞬间IO管脚输出的高电平怎么消除呢？

青sky 04-23 14:48 1 回答 5035阅读

[无满意答案]

如何控制FPGA烧写时io口的电平呢？

LL-LING宁 04-23 14:47 1 回答 4578阅读

[无满意答案]

请问大神FPGA延迟控制用多少个bit可以达到输出给DAC的是2路250M的数据？

其实znvm 04-23 14:46 1 回答 3594阅读

[无满意答案]

FPGA中比较两个数据最多可以比较多少位？为什么？

李莉 04-23 14:42 1 回答 3471阅读

[无满意答案]

FPGA/CPLD板子的并口通信和发脉冲的干扰问题求助

王莉 04-23 14:34 1 回答 3513阅读

[无满意答案]

CPLD有内存这一说吗？

刘涛 04-23 14:32 1 回答 3227阅读

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