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xiaohui

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hardware engineer nokia

浙江省杭州市丨设计开发工程

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他的提问 0 他的回答 6 去回答

回答了问题 2019-1-30 11:18

Xilinx ISE环境，三态总线例程描述，两个源程序如下，仿真不对，求大神指教

撒大声地
想CVSD 东北大学

你第一个模块的输出dout在多个always语句里面赋值了，这是非法的，编译器应该至少会报告警吧，正常应该报错误的。编译器估计就选择了第一个always执行，后面的就忽略了。这种一般组合逻辑加case比较合理。 ...
回答了问题 2019-1-23 16:15

ISE14.7时钟IP核使用，输出时钟恒为0

李江宇

查查reset控制是不是用反了，reset是那个时钟域产生的，不要用生成的时钟来驱动reset
回答了问题 2019-1-23 16:09

多个FPGA小系统板的同步问题。

冯萌馨
学生

驱动多少个都没多大关系，只要管脚够。可以通过DDIO控制输出延时。输出的频率多少呢？相位关系可以通过传递时间信息来计算延时补偿的，或者直接通过线路延时加进去就可以补偿了，只要控制要输入用专用时钟管脚，输出 ...
回答了问题 2019-1-7 15:35

在生成bit文件时出错，麻烦各位前辈指教一下

lym1210
学生

这个里面所有的input至少都需要赋值，DATAIN也应该给个输入。
回答了问题 2018-11-28 17:45

verilog的if语句问题

yahazadzh
学习

这个就是时序逻辑和组合逻辑的区别了，也就是为什么我们在很多时候在时序逻辑赋值的时候会加一个延时，仅仅就是为了让仿真看上去更舒服。实际上如下所示，b是会在时钟的上升沿的之后一点点的位置才有效的，而仿真工 ...
回答了问题 2018-10-11 18:12

400M时钟时序问题

李大家
北京冠中思创

是用的后仿么？这个是延时差异导致的反转时间快慢，没有关系的，同步逻辑只要关注上升沿有效范围内的值稳定就可以了

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朱磊杰
业务经理深圳市清腾科技有限公司

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