[问答]

verilog的if语句问题

问答对人有帮助，内容完整，我也想知道答案 0 新手如图是代码和时序图。程序功能是每个clk上升沿时检测a值（并存入ar，再将ar的存入b），在clk的上升沿同时执行if语句，使每当if（b）为真时，cr翻转，否则不变。疑问但我时序仿真时不理解一个地方（即问题1）。推测然后我认为是if（b）进行判断的同时，ar在对b进行赋值。由于只有当赋值结束，b才为1，因此，判断时if（b）不为真，维持原输出。但好像不对，因为dr的输出立刻翻转了。还是说由always驱动的/reg赋值/和/if语句块/有先后？时钟上升沿时，先if，再赋值？问题1.我想不明白当b在上升沿时，为什么cr的输出没有立刻翻转，而是延时一个clk周期后翻转？问题2.另一个dr的输出只是改变了敏感值里的上升沿触发为b的边沿触发，dr的输出就在b上升沿时立刻翻转了，这和cr的区别在哪？还请各位帮忙解答一下，非常感谢！ 0 3.png (22.21 KB, 下载次数: 18) 2.png (46.94 KB, 下载次数: 34)
2018-11-28 17:45:14　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 yhz 相关推荐 • chisel 中可以用Verilog 语句吗？ 2981 • 新手求解verilog 中的生成块语句的意思 16373 • Verilog中的always块内的语句执行的速度？ 6370 • 关于always语句的问题 3784 • 在verilog语句中，非阻塞赋值和小于等于均使用符号“＜=”，如何区分＜=所表示的含义？ 1116 • Verilog中什么是过程啊?有点乱 3018 • 【verilog每日一练】如何区分＜=表示的含义 2033 • 新手请教一个赋值语句问题 2952 • Verilog函数中function里的过程语句该怎么写 3021 • verilog事件控制语句问题 5755 5个回答

这个就是时序逻辑和组合逻辑的区别了，也就是为什么我们在很多时候在时序逻辑赋值的时候会加一个延时，仅仅就是为了让仿真看上去更舒服。实际上如下所示，b是会在时钟的上升沿的之后一点点的位置才有效的，而仿真工具因为是理想状态，所以所有的delay都是按照0来计算的所以这个延时无限小，但是也还是在时钟延后面才有效的，所以cr在这拍时钟延的位置必然无效，只有下一拍才能触发到b的变化。而你这边的dr是组合逻辑，组合逻辑不需要时钟关系，只要条件有效，结果马上翻转。
clk ---------          ----------          ----------          ------------
            |          |       |          |       |          |          |
            ------------          ----------          ----------             ------------
b                            --------------------------------------------------------------
                              |
------------------------
cr                                                 ---------------------
                                                   |                      |
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2018-11-28 17:45:41 评论

xiaohui

答案对人有帮助，有参考价值 0 建议先看下Verilog里面几个幅值语句的先后吧

2018-11-28 18:44:12 评论举报李娓仑

答案对人有帮助，有参考价值 0 always敏感信号不可以同时包括同一个信号的上升沿和下降沿

2018-12-1 15:29:51 评论举报邹九发

答案对人有帮助，有参考价值 0 b 的上升沿触发又有下降沿的触发这是不对的

2018-12-8 17:21:32 评论举报 668301

答案对人有帮助，有参考价值 0 always语句里面不允许有同一个信号的上升沿和下降沿，你括号里的b信号即有上升沿也有下降沿，就会出现时序错误。

2019-3-27 10:08:23 评论举报我爱大脸猫