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卿小小_9e6
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学生 中科驭数
北京 海淀 丨 设计开发工程师
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他的提问 2 他的回答 430 去回答
  • 回答了问题 2020-6-28 12:53

    modelsim仿真累加器时，已对输入值yout、y_ou、y_out初始化，但仿真结果显示中间量y_out没能读入，始终是不定态的原因？

    区幺幺
    学生
    01.在“add”——Line06，应声明reg/wire，根据下方代码，我这边改为：“ output reg [8:0] youtput;” 02.在“add”——Line10~Line18，缺少对y_ou/y_out的初始赋值操作，导致其初始状态为不定值x，所以youtput输出 ...
  • 回答了问题 2020-6-27 22:17

    时钟信号切换可以用多路复用开关吗

    efans_7506a8
    硬件设计
    在某些前提下可以： 01.多路复用开关的响应时间（Ton/Toff等）是否满足要求？输出时钟波形是否有畸变？一般情况下多路复用开关不适用于频率太高的场合； 02.时钟切换后到系统稳定，FPGA的逻辑状态不定（0/1/X/Z）， ...
  • 回答了问题 2020-6-27 15:27

    想问modelsim时序控制初始化后为什么还有不定态

    区幺幺
    学生
    图片看不清，代码也看不清。建议重新编辑一下，可以插入代码，或者截取重要部分的截图重新上传。 //------ 虽然看不清，但是初始化后红线部分就是不定态。理论上来讲，只要所有信号均存在复位操作，那么主要观察复位 ...
  • 回答了问题 2020-6-27 14:37

    想问modelsim时序控制初始化后为什么还有不定态

    区幺幺
    学生
    估计是仿真环境的原因，如图所示，我这边没有x值出现的情况。 //------ 如果在复位后，程序逻辑运转正常，则可以忽略初始阶段的X/Z值情况； 一般情况下，复位信号持续时间要稍微长一些，不要出现只有一个/半个时钟周 ...
  • 回答了问题 2020-6-26 18:15

    fpga播放音乐断断续续

    Cohen0
    学生
    这个问题比较复杂，因为问题描述的不够清晰。 提某一种可能性。假定某段音乐数据长度为100（对应地址为0~99），存储在DDR/SDRAM/ROM中： 01.地址溢出。读取数据的寻址范围超过0~99后，一般继续读的话FPGA输出为0， ...
  • 回答了问题 2020-6-26 18:14

    请问可以用FPGA产生的波形“模拟”一个Vref吗？

    Jazel
    Application Engineer
    可行。 //------ 尽量先仿真电路，再实际测试： 01.电阻值和电容值的选取。初始可以假定电阻值为1k欧姆，电容值为1uf。 02.信号源调节占空比，看输出Vref是多少（类似于交流电里的RMS值）。 原理参考： https://www ...
  • 回答了问题 2020-6-15 09:47

    MAX10 FPGA 程序烧录成功但是不执行

    Kenneth
    博士 szu
    查程序： 假如程序是“移植”过来的，看看它的复位状态是不是与你的一致。再检查其他使能信号之类的。一般是逻辑状态反了。
  • 回答了问题 2020-6-12 15:02

    FPGA的管脚长期处于3.3V高电平状态，连接GPIO后无法正常加载？

    jfdgs
    看各位大神评论，学习很多，受益匪浅。 //------针对目前状态的调试建议 01.单片机端与FPGA相连的引脚更改逻辑功能。建议在FPGA加载启动期间，单片机端的GPIO改为高阻态或者低电平，通过延时或者信号检测，在FPGA加 ...
  • 回答了问题 2020-6-11 12:37

    组合逻辑和时序逻辑那个更好综合？

    jf_1689824259.6536
    嵌入式工程师
    “更好综合”这个说法没有太多意义。整体要看代码质量。
  • 回答了问题 2020-6-10 15:58

    Xilinx FPGA程序加载慢的原因和解决措施？

    这不是用户名
    硬件工程师
    spartan6系列的FPGA参考链接中ISE部分的设置，亲测有效： （设置等效于在约束文件*.ucf内添加指令） https://blog.csdn.net/qq_30320423/article/details/103707249 其中，设置SPI速度一般最大取50MHz（过高可能会 ...
  • 回答了问题 2020-6-2 14:24

    verilog 自动售货机 编译后说我的激励文件有语法问题

    1304544242
    硬件工程师 常州中村自动化
    确实有问题。 //------- 01.大小写可能是上传过程中出现的，这个修改后忽略； 02.看你上传代码的Line_57~Line_68，已经是一个完整的always块了，但是下面还有状态机代码。如果不是上传过程中出现的此种情况，这算一 ...
  • 回答了问题 2020-5-29 15:09

    小白请教，串口接收的问题

    仝嶋小可爱
    学生
    如果你挑选的任意两个引脚，那么是上拉。 设计的时候，建议硬件添加上拉电阻，如果只是两根线的话会出错。 如果你用的是板卡串口而不是任意挑选的两个引脚，那不算上拉。 ...
  • 回答了问题 2020-5-29 13:16

    请问h.264帧内预测算法的fpga实现怎么设计？

    白固牛
    先参这个 https://wenku.baidu.com/view/9af065eb172ded630b1cb63d.html
  • 回答了问题 2020-5-28 09:15

    用verilog写计数器，为何输出一直是0？

    jf_49944970
    学生
    问题不好解答，因为需求不明确。 //------------------------ 01.Line38~Line135：对data第一次赋值 02.Line137~Line143：对data第二次赋值 这两次赋值以哪次为准？还是不同的变量赋值？这勉强算语法错误了。 感觉， ...
  • 回答了问题 2020-5-27 15:38

    FPGA乘除运算在内部怎么实现的？

    jf_93341209
    Verilog支持乘除运算。 01.常规数据注意数据的位宽，防止数据溢出。代码处理结果一般都是四舍五入的整数。 02.浮点数据（例如0x3f800000表示1）支持小数运算结果，具体精度与选取数据的小数部分位宽有关系。Vivado软 ...
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