[问答]

组合逻辑和时序逻辑那个更好综合？

2217 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 感觉自从使用纯非阻塞赋值实现各种接口后，综合快了很多，而且资源占用也少了 0
2020-6-11 10:22:35　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 jf_1689824259.6536 相关推荐 • 求一套手工逻辑综合的方法和综合步骤？ 1174 • 为什么FPGA可以用来实现组合逻辑电路和时序逻辑电路呢？ 2880 • 谈一谈组合逻辑电路与时序逻辑电路 2769 • 什么是逻辑综合？ 3276 • 如何去实现时序逻辑电路和组合逻辑电路的设计呢 2764 • 时序逻辑电路有什么特点？ 2335 • 什么是时序逻辑?时序逻辑由哪几部分构成？ 1202 • 组合逻辑太多了 1602 • 什么是同步逻辑和异步逻辑 1946 • 如何在FPGA设计环境中加入时序约束？ 2046 1个回答

答案对人有帮助，有参考价值 0 “更好综合”这个说法没有太多意义。整体要看代码质量。

2020-6-11 12:37:16 3 评论举报卿小小_9e6 3 条评论 jf_1689824259.6 2020-6-11 14:05 但是我写的硬件卡尔曼滤波算法，用纯时序逻辑在低端的板子上资源就能够，用组合逻辑就不够赞回复举报卿小小_9e6 回复 jf_1689824259.6： 2020-6-11 18:35 参考这个链接，可以直接看“五.总结”，链接内容代表作者观点： http://www.elecfans.com/emb/fpga/20180418663707.html 总结部分有个BUG，就是“由于过长的组合逻辑链（级联的LUT）会引入较大的延时，而时序逻辑（REG）能够把较长的组合逻辑链分割成较短的组合逻辑链，有效地缩短关键路径和次关键路径的长度，进而提高该FPGA设计的整体时序性能”。写代码为什么要出现过长的组合逻辑链？假如FPGA优化关键路径的力度不够，会引入时序违例的情况，或者需要单独处理。所以“过长的组合逻辑链”尽量避免，这也意味着编译时对时序逻辑的优化是有限的。通常情况下，时序逻辑会占用相对较多的register。所以，我个人认为还是要看代码质量。赞回复举报 jf_1689824259.6 回复卿小小_9e6： 2020-6-12 09:21 谢谢啦，这句通常情况下解决问题了赞回复举报