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verilog 自动售货机编译后说我的激励文件有语法问题

2470 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 `如图 module machine(clk,money_in1,money_in2,money_out,item_out,state); input clk; input money_in1; //投入10 input money_in2; //投入50 output logic [7:0] money_out; //退款或找零的钱数 output logic item_out; output logic [2:0] state; //状态机的状态 logic timeing; //计时状态 logic [31:0] time_cnt_s; logic [8:0] time_cnt_l; logic [7:0] money_sum; logic [7:0] money_sum1; logic [7:0] money_sum2; parameter S_init=4'b00,S_enough=4'b01,S_change=4'b10,S_out=4'b11; parameter item=7'd50; initial begin state=S_init; money_sum1=0; money_sum2=0; end always@(posedge clk) //分频模块，波形测试时需减小分频，方便看波形 begin if(state==S_init) begin time_cnt_s=0; time_cnt_l=0; end if(timeing) time_cnt_s=time_cnt_s+1; if(time_cnt_s==32'd5_000_000) time_cnt_l=time_cnt_l+1; end always@(posedge money_in1) //投币模块，上升沿为投币 begin if(timeing) money_sum1=money_sum1+10; end always@(posedge money_in2) //投币模块，上升沿为投币 begin if(timeing) money_sum2=money_sum2+50; end always@(posedge clk) begin case(state) S_init: begin timeing=0; money_sum=0; money_out=0; item_out=7'b00; end end S_enough: begin money_sum=money_sum1+money_sum2; if(money_sum>=item) begin money_sum=money_sum-item; //求出找钱数 state=S_change; end end S_change: begin if(money_sum>0) begin money_out=money_sum; state=S_out; end else state=S_out; end S_out: begin item_out=item; state=S_init; end endcase endmodule module machine_test; reg clk; reg money_in1; reg money_in2; wire item_out; wire [7:0] money_out; wire [2:0] state; machine i1 ( .clk(clk), .item_out(item_out), .money_in1(money_in1), .money_in2(money_in2), .money_out(money_out), .state(state) ); initial begin $dumpfile("machine.vcd"); $dumpvars(0,machine_test); clk=0; money_in1=0; money_in2=0; #100 money_in1=10; #100 money_in1=10; #100 money_in2=50; #100 $finish; end always #5 clk=~clk; endmodule 复制代码做一个自动售货机，投10元或者50元，饮料50元，然后有找零功能。就想不明白，怎么定义也会出问题？谢谢各位大佬！ ` 0
2020-6-2 13:03:42　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 1304544242 相关推荐 • 嵌入式自动售货机能实现什么功能？ 1911 • 最近想用fpga做个自动售货机，求讲解，求普及！ 5518 • 怎样去设计一种基于小熊派STM32开发板的模拟自动售货机？ 1247 • 初学LAbview自己做的一个自动售货机小程序 19025 • RK3399核心板在无人售货机的应用有哪些呢 1312 • 问各位大佬一个问题 2904 • STC12C5A60S2的串口通信问题很奇怪求帮助 3643 • 【电路】售货机电机驱动板的反馈电路设计 4175 • 弹簧电机的精确控制 7407 • labview 做了一个自动售货机想实现退币和补投币功能遇到瓶颈了希望大神帮帮忙 8381 4个回答

答案对人有帮助，有参考价值 0 图好像上传失败。。

2020-6-2 13:08:06 评论举报 1304544242

答案对人有帮助，有参考价值 0 本帖最后由卿小小_9e6 于 2020-6-2 14:31 编辑确实有问题。 //------- 01.大小写可能是上传过程中出现的，这个修改后忽略； 02.看你上传代码的Line_57~Line_68，已经是一个完整的always块了，但是下面还有状态机代码。如果不是上传过程中出现的此种情况，这算一个错误了。 03.代码中的logic是什么？如果不是上传过程中出现的此种情况，这是一个错误。logic要根据具体情况判断是reg还是wire。 04.不规范情况。在时序逻辑中使用阻塞赋值。例如time_cnt_s/time_cnt_1。

2020-6-2 14:24:19 3 评论举报卿小小_9e6 3 条评论卿小小_9e6 2020-6-2 14:44 改吧，主要是组合逻辑/时序逻辑/阻塞赋值/非阻塞赋值的问题。建议改之前搜索一下三段式状态机的写法。赞回复举报卿小小_9e6 2020-6-2 17:12 仿真代码好像没问题。赞回复举报 1304544242 回复卿小小_9e6： 2020-6-2 19:37 大佬，你说的对的，把那个多出来的end去掉就能运行了。但是波形完全不对，能请大佬再帮我看一眼吗？赞回复举报

答案对人有帮助，有参考价值 0 这是新的 module machine(clk,money_in1,money_in2,money_out,item_out,state); input clk; input money_in1; //投入10 input money_in2; //投入50 output logic [7:0] money_out; //退款或找零的钱数 output logic item_out; output logic [2:0] state; //状态机的状态 logic timeing; //计时状态 logic [31:0] time_cnt_s; logic [8:0] time_cnt_l; logic [7:0] money_sum; logic [7:0] money_sum1; logic [7:0] money_sum2; parameter s_init=4'b00,s_enough=4'b01,s_change=4'b10,s_out=4'b11; parameter item=7'd50; initial begin state=s_init; money_sum1=0; money_sum2=0; end always@(posedge clk) //分频模块，波形测试时需减小分频，方便看波形 begin if(state==s_init) begin time_cnt_s<=0; time_cnt_l<=0; end if(timeing) time_cnt_s <= time_cnt_s+1; if(time_cnt_s==32'd5_000_000) time_cnt_l <= time_cnt_l+1; end always@(posedge money_in1) //投币模块，上升沿为投币 begin if(timeing) money_sum1<=money_sum1+7'd10; end always@(posedge money_in2) //投币模块，上升沿为投币 begin if(timeing) money_sum2<=money_sum2+7'd50; end always@(posedge clk) begin case(state) s_init: begin timeing=0; money_sum=0; money_out=0; item_out=7'd00; end s_enough: begin money_sum <= money_sum1+money_sum2; if(money_sum>=item) begin money_sum <= money_sum-item; //求出找钱数 state=s_change; end end s_change: begin if(money_sum>0) begin money_out<=money_sum; state=s_out; end else state=s_out; end s_out: begin item_out=item; state=s_init; end endcase end endmodule module machine_test; reg clk; reg money_in1; reg money_in2; wire item_out; wire [7:0] money_out; wire [2:0] state; logic [7:0] money_sum; machine i1 ( .clk(clk), .item_out(item_out), .money_in1(money_in1), .money_in2(money_in2), .money_out(money_out), .state(state), .money_sum(money_sum) ); initial begin $dumpfile("machine.vcd"); $dumpvars(0,machine_test); clk=0; money_in1=0; money_in2=0; #100 money_in1=1; #10 money_in1=1; #10 money_in2=1; #100 $finish; end always #5 clk=~clk; endmodule 复制代码

2020-6-2 19:38:11 评论举报 1304544242

答案对人有帮助，有参考价值 0 这是新的 module machine(clk,money_in1,money_in2,money_out,item_out,state); input clk; input money_in1; //投入10 input money_in2; //投入50 output logic [7:0] money_out; //退款或找零的钱数 output logic item_out; output logic [2:0] state; //状态机的状态 logic timeing; //计时状态 logic [31:0] time_cnt_s; logic [8:0] time_cnt_l; logic [7:0] money_sum; logic [7:0] money_sum1; logic [7:0] money_sum2; parameter s_init=4'b00,s_enough=4'b01,s_change=4'b10,s_out=4'b11; parameter item=7'd50; initial begin state=s_init; money_sum1=0; money_sum2=0; end always@(posedge clk) //分频模块，波形测试时需减小分频，方便看波形 begin if(state==s_init) begin time_cnt_s<=0; time_cnt_l<=0; end if(timeing) time_cnt_s <= time_cnt_s+1; if(time_cnt_s==32'd5_000_000) time_cnt_l <= time_cnt_l+1; end always@(posedge money_in1) //投币模块，上升沿为投币 begin if(timeing) money_sum1<=money_sum1+7'd10; end always@(posedge money_in2) //投币模块，上升沿为投币 begin if(timeing) money_sum2<=money_sum2+7'd50; end always@(posedge clk) begin case(state) s_init: begin timeing=0; money_sum=0; money_out=0; item_out=7'd00; end s_enough: begin money_sum <= money_sum1+money_sum2; if(money_sum>=item) begin money_sum <= money_sum-item; //求出找钱数 state=s_change; end end s_change: begin if(money_sum>0) begin money_out<=money_sum; state=s_out; end else state=s_out; end s_out: begin item_out=item; state=s_init; end endcase end endmodule module machine_test; reg clk; reg money_in1; reg money_in2; wire item_out; wire [7:0] money_out; wire [2:0] state; logic [7:0] money_sum; machine i1 ( .clk(clk), .item_out(item_out), .money_in1(money_in1), .money_in2(money_in2), .money_out(money_out), .state(state), .money_sum(money_sum) ); initial begin $dumpfile("machine.vcd"); $dumpvars(0,machine_test); clk=0; money_in1=0; money_in2=0; #100 money_in1=1; #10 money_in1=1; #10 money_in2=1; #100 $finish; end always #5 clk=~clk; endmodule 复制代码

2020-6-2 20:10:26 1 评论举报 1304544242 1 条评论卿小小_9e6 2020-6-2 20:23 03.代码中的logic是什么？如果不是上传过程中出现的此种情况，这是一个错误。logic要根据具体情况判断是reg还是wire。 04.不规范情况。在时序逻辑中使用阻塞赋值。例如time_cnt_s/time_cnt_1。 //-------- 我这里编译环境不支持logic。重点还是第四条，建议搜索一下三段式状态机的写法。你的写法不规范。赞回复举报

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