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卿小小_9e6
经验： 积分：1962
工程师 中科驭数
北京 海淀 丨 设计开发工程师
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他的提问 2 他的回答 437 去回答
  • 回答了问题 2021-6-27 22:01

    基于FPGA的LED亮灭“伪随机”控制系统，有人会吗

    jf_81531299
    //------先看看这个，后续整理一下再回你
  • 回答了问题 2021-6-23 10:05

    xilinx 跑bps时出现问题EDK - Error while running "make -f system.make bits".？

    icxy0920
    学生
    //------问题比较难看懂。 //------如果是petalinux运行基于官方bsp的工程报错，请看下方；如果不是petalinux，请重新组织一下问题描述。 该错误是没有找到bit文件（system.bit），常见两种情况： a.Vivado工程导出 ...
  • 回答了问题 2021-6-22 10:41

    FPGA程序烧录有时候成功有时候失败

    等嗯个
    无
    //------错误信息 一个错误信息是JTAG链异常：CONF_DONE 未拉高。 另一个信息是FPGA识别ID与程序不匹配。 //------可能原因 a.JTAG线的线序顺序有问题。 b.CONF_DONE 相关的连接脱焊、虚焊、连接不稳定。 c.供电异常 ...
  • 回答了问题 2021-6-19 11:06

    请教使用IP核的latency问题

    piscesfate
    电子电器工程师 上海理工
    流水线通常选择你描述的第一种方式，添加ready信号（或者类似的做法）；第二种方式打拍19个时钟周期，代码移植性不强，不推荐。 至于ready信号的产生，看个人编码风格。如果你是调用的IP，通常情况下IP有对应的read ...
  • 回答了问题 2021-6-7 11:10

    安装modelsim遇到新的问题，有没有大神帮帮孩子？

    zxl601zxl
    重启电脑。不管用的话下载别的破解器。 理论上讲，你下载的软件和破解器是配套的才对。
  • 回答了问题 2021-6-3 17:27

    FPGA 16位CPU创新设计KX9016指令系统设计

    efans_99883899
    文件
    没怎么理解你的需求。以下仅供参考： //------参考1：B站视频，评论区有源码git “教你从零开始做一个CPU” //------参考2：课后习题答案 这个帖子只有1~10章答案。。 //------参考3：某度文库（11章PPT，含部分代 ...
  • 回答了问题 2021-6-2 10:37

    各位大佬，xilinx ip核的各个参数的含义从哪里看啊

    杨**
    设计师 CASIC
    对Xilinx-IP的学习有多钟方法。通常情况下IP手册可以满足大多数学习要求。 //------a.查看IP手册（常规入门方法） 如果Vivado软件是默认安装，会附带文档导航软件DocNav。 打开IP之后，在GUI左上角选择“Documentati ...
  • 回答了问题 2021-5-27 19:55

    有人知道ACTEL的FPGA中APA600的全局布线代码是什么吗？

    jf_97172189
    设计 704
    我没有用过ACTEL的FPGA，对它的环境和IO配置一无所知。以下内容依据Altera和Xilinx的调试经验，仅供参考。 //------仅供参考 a.首先，你这代码其实是个BUF，它对布局布线我个人理解无影响。 b.通常情况下，Altera和X ...
  • 回答了问题 2021-5-21 10:03

    PYNQ+

    于超
    无
    个人推荐使用ZU系列。 //------资源及性能 在ZYNQ开发板中，我只在ZC702（ZYNQ）跑过DPU的DEMO，整体感觉性能较低。主要是ZYNQ的DPU算力不够。 ZYNQ系列仅支持1个DPU且ARM主频较低，ZYNQ-UltraScale系列支持的DPU数 ...
  • 回答了问题 2021-5-18 20:49

    vivado生成ip核缺少一部分文件

    八二年的哇哈哈424
    硕士研究生
    多种情况可能导致该情况，最常见的情况是你的IP在导入时没有勾选“Copy_sources_into_project”。当IP目录改变时会出现找不到IP或者IP缺失的情况。还有一种可能性是清理缓存/清理垃圾的时候无意中删掉了这个IP。 //- ...
  • 回答了问题 2021-5-14 16:59

    关于PCI9054在BAR3空间读取SDRAM数据地址需要*4的问题

    萧水水
    软硬件工程师
    “*4”应该是为了满足4x8=32bit的条件。即每次读取数据位宽是32bit。
  • 回答了问题 2021-4-22 11:12

    求帮助！请问AD9265的工作逻辑

    yelvvvt
    学生
    现在提问都是不仔细分析然后直接问代码吗？ //------怎么用Verilog写AD控制逻辑 看AD控制流程来写。 //------AD9625时序图 时钟信号是差分时钟，数据是差分数据。但是它不影响分析时序图。 参考链接 ...
  • 回答了问题 2021-4-15 19:57

    Quartus 安装错误

    efans_99883899
    文件
    安装包目录以及软件安装目录不能有中文。
  • 回答了问题 2021-4-11 11:33

    菜鸟求助

    jf_14112271
    学生
    图片比较模糊，不太容易看出什么问题来。 //------疑问 仿真截图里，“en”信号一直是低0，这个是不是有问题？理论上来讲大多数en或者valid信号应该是高电平有效。 //------其他 你可以再添加一个测试信号test_out， ...
  • 回答了问题 2021-4-8 13:47

    FPGA内部信号赋为高阻态对板子输出结果有影响吗

    李姝萱
    研究生
    建议先针对各个模块仿真验证。仿真没有问题再上板调试。串口模块的时钟处理好像有问题…… 你留个邮箱，我给你发一个上板验证没有问题的串口模块代码。 ...
1 ...91011121314151617... 30下一页
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