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卿小小_9e6
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学生 中科驭数
北京 海淀 丨 设计开发工程师
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他的提问 2 他的回答 430 去回答
  • 回答了问题 2021-5-27 19:55

    有人知道ACTEL的FPGA中APA600的全局布线代码是什么吗？

    jf_97172189
    设计 704
    我没有用过ACTEL的FPGA，对它的环境和IO配置一无所知。以下内容依据Altera和Xilinx的调试经验，仅供参考。 //------仅供参考 a.首先，你这代码其实是个BUF，它对布局布线我个人理解无影响。 b.通常情况下，Altera和X ...
  • 回答了问题 2021-5-21 10:03

    PYNQ+

    于超
    无
    个人推荐使用ZU系列。 //------资源及性能 在ZYNQ开发板中，我只在ZC702（ZYNQ）跑过DPU的DEMO，整体感觉性能较低。主要是ZYNQ的DPU算力不够。 ZYNQ系列仅支持1个DPU且ARM主频较低，ZYNQ-UltraScale系列支持的DPU数 ...
  • 回答了问题 2021-5-18 20:49

    vivado生成ip核缺少一部分文件

    八二年的哇哈哈424
    硕士研究生
    多种情况可能导致该情况，最常见的情况是你的IP在导入时没有勾选“Copy_sources_into_project”。当IP目录改变时会出现找不到IP或者IP缺失的情况。还有一种可能性是清理缓存/清理垃圾的时候无意中删掉了这个IP。 //- ...
  • 回答了问题 2021-5-14 16:59

    关于PCI9054在BAR3空间读取SDRAM数据地址需要*4的问题

    萧水水
    软硬件工程师
    “*4”应该是为了满足4x8=32bit的条件。即每次读取数据位宽是32bit。
  • 回答了问题 2021-4-22 11:12

    求帮助！请问AD9265的工作逻辑

    yelvvvt
    学生
    现在提问都是不仔细分析然后直接问代码吗？ //------怎么用Verilog写AD控制逻辑 看AD控制流程来写。 //------AD9625时序图 时钟信号是差分时钟，数据是差分数据。但是它不影响分析时序图。 参考链接 ...
  • 回答了问题 2021-4-15 19:57

    Quartus 安装错误

    efans_99883899
    文件
    安装包目录以及软件安装目录不能有中文。
  • 回答了问题 2021-4-11 11:33

    菜鸟求助

    jf_14112271
    学生
    图片比较模糊，不太容易看出什么问题来。 //------疑问 仿真截图里，“en”信号一直是低0，这个是不是有问题？理论上来讲大多数en或者valid信号应该是高电平有效。 //------其他 你可以再添加一个测试信号test_out， ...
  • 回答了问题 2021-4-8 13:47

    FPGA内部信号赋为高阻态对板子输出结果有影响吗

    李姝萱
    研究生
    建议先针对各个模块仿真验证。仿真没有问题再上板调试。串口模块的时钟处理好像有问题…… 你留个邮箱，我给你发一个上板验证没有问题的串口模块代码。 ...
  • 回答了问题 2021-4-7 10:13

    萌新求助 PCI9054 相关引脚的功能配置

    luolikonga
    fpga
    参考这个
  • 回答了问题 2021-4-6 15:34

    FPGA内部信号赋为高阻态对板子输出结果有影响吗

    李姝萱
    研究生
    你的想法没有问题，但是实际工程目前有问题。 现在的警告是你的三态信号并未对应top的具体管脚，也就是说top管脚还是默认的状态（上拉/下拉）。 对于测试应用，可以直接赋值为z对应高阻态测试。 ...
  • 回答了问题 2021-4-2 09:43

    FPGA通过串口得到数据 得到数据后再进行加密 无法得到加密结果的信号

    HRedamancy
    开发
    理论上你的程序可以分为两部分：加密算法单元和串口收发单元。 //------串口收发单元 这个单元出错的概率很低，但仍旧建议验证一下。 仿真或者上板验证。只说发送：人为添加一个激励，包括result_valid和result_data ...
  • 回答了问题 2021-3-29 17:40

    Vivado之中，没有PL工程，能否打开SDK程序进行工作

    王霞苍
    嵌入式工程师
    你做哪部分开发，PL还是PS？ //------ 如果只是为了调试PS部分的接口，在配置好ZYNQ/MicroBlaze之后，可以不需要其他的PL逻辑。如果导出了*.HDF/*.XSA文件，直接在SDK/Vitis端导入*.HDF/*.XSA文件即可。 //------ 有 ...
  • 回答了问题 2021-3-25 17:53

    LTC2325-16的采样问题

    柯了凡
    Postgraduate
    换个抓取条件试试。 代码里要求CLKIN是110MHz。你的时钟50MHz可以通过PLL倍频成110MHz，代码内部还有一个PLL再倍频成220MHz。你可以尝试把CLKOUT也抓一下，它是ADC的输出时钟（和SDO一起给FPGA）。 ...
  • 回答了问题 2021-3-16 15:17

    gth遇到的问题， 拜托大佬

    CHHHHH
    999
    大佬，GTH接口先从loopback调试。模式000是对外输出。建议使用100或者110。 还有一点要注意，初始化及建立Link需要的时间比较长，此种情况下要配合link-up信号一起观察才有效。 ...
  • 回答了问题 2021-3-12 20:12

    setup slack为负

    李姝萱
    研究生
    四种情况： a.忽略警告，继续上板测试。运行结果可能会有偏差甚至不运行。不建议。 b.明确警告涉及的信号路径，在约束文件/指令窗口针对时序违例的路径信号进行处理。我都是有需要的时候在百度搜素如何操作。 c.观察 ...
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