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我现在使用的是FPGA芯片型号是EP4CE15F17C8,FPGA输入时钟频率为50 MHz,按照官方的例程,我先将50 MHz倍频到110 MHz,然后参考官板的配置运行,抓取的信号如下
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2个回答
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换个抓取条件试试。
代码里要求CLKIN是110MHz。你的时钟50MHz可以通过PLL倍频成110MHz,代码内部还有一个PLL再倍频成220MHz。你可以尝试把CLKOUT也抓一下,它是ADC的输出时钟(和SDO一起给FPGA)。 |
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3 条评论
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