FPGA内部信号赋为高阻态对板子输出结果有影响吗

4760 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由李姝萱于 2021-4-7 15:18 编辑由于功能的要求，子模块内部部分信号需赋初值（或最后拉高）为高阻态，现在quartus2给出警告Warning (13046): Tri-state node(s) do not directly drive top-level pin(s)。可以忽略吗？会不会影响最终结果。谢谢各位。 0 quartus2_test.zip 9.18 MB , 下载次数: 0
2021-4-6 15:34:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报李姝萱相关推荐 • modelsim输出高阻态 7176 • 使用电机驱动芯片驱动电机，当芯片输出高阻态时，对电机有什么影响？ 2561 • 高阻态常用的表示方法 5376 • 关于单片机输出引脚高阻态的问题 9895 • 单片机IO口悬空，高阻态究竟是什么意思？ 62354 • 单片机中的高阻态到底什么意思？ 2352 • 数字电路中的高阻态和不定态的区别 18643 • 请教技术大佬三态门与高阻态是个撒子东西？ 3390 • 不是说高阻态电平不确定么，为什么高阻态时两个灯都灭，按理论来说高阻态其中必有一个亮对么？ 4060 • 请问有没有带控制端的传输芯片，保护信号来的时候输出端全部出低电平，而不是高阻态？ 1679 2个回答

答案对人有帮助，有参考价值 0 你的想法没有问题，但是实际工程目前有问题。现在的警告是你的三态信号并未对应top的具体管脚，也就是说top管脚还是默认的状态（上拉/下拉）。对于测试应用，可以直接赋值为z对应高阻态测试。最佳答案

2021-4-6 15:34:41 6 评论举报卿小小_9e6 6 条评论李姝萱 2021-4-7 13:39 我可以把工程打包给您看看吗。赞回复举报李姝萱 2021-4-7 13:45 工程我编辑在帖子顶部了，能麻烦您给看一下嘛。赞回复举报卿小小_9e6 回复李姝萱： 2021-4-7 14:52 你好，工程刚刚看过，可以正常编译综合并布局布线生成烧录文件。针对你的用法，警告可以忽略。 //------ 通常情况下，对某一个模块module而言，inout信号的三态类型包含01z三种情况。如果是单纯的output信号，通常情况下不对ta赋值为z；如果非要这样做，通常情况下它是wire型而不是reg型。把工程对应的warning展开，它会提示将相关的变量类型改为了wire型。 //------ 对于模块内部的信号而言，reg型或者wire型变量均可以赋值为z。 //------ 如果实际硬件出现了意想不到的信号状况，需要额外讨论。赞回复举报李姝萱回复卿小小_9e6： 2021-4-7 17:08 您的意思是这个警告不是影响最后功能错误的原因吗？该工程的功能为 8bit数据经过一系列串并转换——添加校验——编码——添加同步码——去同步码——解码——校验——并串转换后输出一个16bit的数据（由原始datain和该数据的有效长度组成，如输入8‘h98,输出16’h9808.）现在编译不报错，下载烧录文件到fpga，用signaltap观察结果，发现最后输出与理论值不符。我想要观察中间模块的输出结果，从而定位错误，却发现signaltap无法观察那些我赋值过高阻的信号，请问您认为我该如何debug呢。赞回复举报李姝萱回复卿小小_9e6： 2021-4-7 17:16 中间还有个异步fifo，quartus也给出警告Warning (276027): Inferred dual-clock RAM node "reader_tag:r_t\|flag_fifo2:r_fifo\|mem_rtl_0" from synchronous design logic. The read-during-write behavior of a dual-clock RAM is undefined and may not match the behavior of the original design.不知是否是这个原因。赞回复举报卿小小_9e6 回复李姝萱： 2021-4-7 19:23 我仿真调试一下。赞回复举报

答案对人有帮助，有参考价值 0 建议先针对各个模块仿真验证。仿真没有问题再上板调试。串口模块的时钟处理好像有问题…… 你留个邮箱，我给你发一个上板验证没有问题的串口模块代码。 sim_20210408_uart_clock_error.png (56.84 KB, 下载次数: 0)

2021-4-8 13:47:30 1 评论举报卿小小_9e6 1 条评论李姝萱 2021-4-8 19:01 1026568754@qq.com。多谢。赞回复举报