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我是FPGA小白,在室友quartus的时候,我用HDML编写了一个动态显示数码管的程序,编译和烧录进FPGA开发版都成功了,但是在进行波形仿真的时候却没有正确的仿真结果,如下图所示
(已经在程序中关闭了原本的时钟信号)
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1个回答
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图片比较模糊,不太容易看出什么问题来。
//------疑问 仿真截图里,“en”信号一直是低0,这个是不是有问题?理论上来讲大多数en或者valid信号应该是高电平有效。 //------其他 你可以再添加一个测试信号test_out,让它直接等于时钟信号clk,仿真时如果test_out有输出。那么理论上讲,仿真环境没有问题,需要检查你的仿真代码。
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