MRAM演示软件分析
MRAM低级驱动程序通过操作系统和调度程序集成到动力总成应用程序中。读写周期由系统时钟（300MHz）测量。图1＆2显示了针对动力总成应用的具有不同非易失性存储器接口的每个分区的读/写时间。这些表显示大多数读/写周期小于2ms。毫不奇怪，该表确认35ns并行接口以比40MHz串口串行mram更快的速率传输数据。
Figure 1 SPI MRAM; CLK 40MHz
使用SPI MRAM时，由于微控制器的硬件延迟（缓冲区接收/发送，设置/清除标志，读/写存储器）以及MRAM和微控制器总线之间的同步，因此读周期要比写周期花费更长的时间，与并行MRAM类似，写入周期比读取周期要花费更长的时间。1＆2中显示的值包括硬件收发器，硬件延迟（收发器缓冲区，读/写存储器），LLD软件延迟以及MRAM与动力总成微控制器之间的同步。
Figure 2 EBI MRAM; CLK 66.666MHz
我们用EBI和SPI接口设备验证了不同的动力总成工作模式。 在整个地址空间范围内读写各种类型的数据。通常，MRAM的操作和时序类似于32位微控制器的规范和时序。 而且，与DLFASH相比，当今的非易失性存储器可以接受MRAM设备的性能和吞吐量。
MRAM演示软件分析
MRAM低级驱动程序通过操作系统和调度程序集成到动力总成应用程序中。读写周期由系统时钟（300MHz）测量。图1＆2显示了针对动力总成应用的具有不同非易失性存储器接口的每个分区的读/写时间。这些表显示大多数读/写周期小于2ms。毫不奇怪，该表确认35ns并行接口以比40MHz串口串行mram更快的速率传输数据。
Figure 1 SPI MRAM; CLK 40MHz
使用SPI MRAM时，由于微控制器的硬件延迟（缓冲区接收/发送，设置/清除标志，读/写存储器）以及MRAM和微控制器总线之间的同步，因此读周期要比写周期花费更长的时间，与并行MRAM类似，写入周期比读取周期要花费更长的时间。1＆2中显示的值包括硬件收发器，硬件延迟（收发器缓冲区，读/写存储器），LLD软件延迟以及MRAM与动力总成微控制器之间的同步。
Figure 2 EBI MRAM; CLK 66.666MHz
我们用EBI和SPI接口设备验证了不同的动力总成工作模式。 在整个地址空间范围内读写各种类型的数据。通常，MRAM的操作和时序类似于32位微控制器的规范和时序。 而且，与DLFASH相比，当今的非易失性存储器可以接受MRAM设备的性能和吞吐量。
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