请问如何在Artix-7 FPGA之间实现DDR差分信令？

亲爱的先生
我尝试在Artix-7 FPGA之间进行像LVDS这样的DDR差分信号传输。
但是我不能在Artix-7中使用SelectIO IP。
有人能告诉我示例设计吗？
谢谢。