无法找到从PROGRAM_B下降沿到I / O输入到高阻抗的时序怎么办？

X，
如：从PROG_b断言到IO三倍的时间规范？
见表8，ug470。
看起来这是一个CCLK（请参阅CCLK规范的数据表，您需要查看您是模式的主设备还是从设备）加上延迟。
一旦一个CCLK周期，全局三态被断言，并且传播到所有IOB的时间不到10ns。
如果是主模式，那么你需要知道最慢的内部CCLK频率，应该在数据表中。
或者，你想测量它吗？
要知道IO何时达到triststae，请将其连接到两个电阻器：一个1K接地，一个1K到Vcco。
问题IO引脚。
它将从高或低开始（在配置时将其编程为）。
将PROG_b拉低，IO将变为1/2 Vcco，表示它现在为三态。
Austin Lesea主要工程师Xilinx San Jose

根据ug470，引脚应在“清除配置存储器”阶段处于三态，这是在CCLK被熄灭之前。
以下是从ug470复制的：
在使用JTAG JPROGRAM指令或IPROG命令后，或者在回退重试配置序列期间，在PROGRAM_B引脚脉冲为低电平后，器件上电后，器件存储器将被顺序清零。
块RAM被复位到初始状态，并且通过断言全局置位复位（GSR）重新初始化触发器。
在此期间，通过使用全局三态（GTS），I / O被置于High-Z状态，除了Configuration和JTAG引脚。
但是我无法找到从PROGRAM_B到GTS的时序图。
XZ

X，
在我的回答中，显示了时间（只是没有数字）。
显然最坏的情况是一个CCLK，然后在PROG_b被置位后（在配置之后）延迟。
上电是完全不同的（不使用PROG_b，INIT_b用于延迟（延迟）配置）。
由于内部CCLK非常不精确，因此很难对最坏情况的响应进行数字处理。
一般来说，如果不重要（没有人真正关心）我们不会指定一个数字，因为它必须得到保证，
Austin Lesea主要工程师Xilinx San Jose

图像PROGRAM_B从外部上拉，LOW状态由其自身通过其他数据路径生成。
最小延迟很重要。
如果Xilinx没有这样的数字，则需要在两者之间添加> 250ns的延迟器件。