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在我们的设计中，所有器件都设置为从器件串行模式，PROGRAM_B信号的宽度为330 ns，INIT_B信号的宽度为760us，在DONE为高电平之前Cclock停止。
DONE引脚的信号电平连接到作为配置主机的CPLD，如何设置连接到DONE信号的CPLD引脚（上拉或下拉）。 结果是一些FPGA可以正确配置，一些根本无法配置。 请告诉我PROGRAM_B，INIT_B等的正确时间。 非常感谢。 
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5个回答
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在我们的设计中，所有器件都设置为从器件串行模式，PROGRAM_B信号的宽度为330 ns，INIT_B信号的宽度为760us，在DONE为高电平之前Cclock停止。
假设CPLD正在产生CCLK信号，为什么CPLD设计会停止产生CCLK脉冲？ CPLD是否驱动INIT_B信号？ DONE引脚的信号电平连接到作为配置主机的CPLD，如何设置连接到DONE信号的CPLD引脚（上拉或下拉）。 DONE信号的CPLD输入应配置上拉，或者不配置上拉或下拉。 DONE信号上应该有一个外部上拉电阻。 结果是一些FPGA可以正确配置，一些根本无法配置。 如果您希望获得一些有用的指导，那么您需要比“有些根本无法配置”更具体。 结果是否可重复且一致？ 组合配置链中有多少个FPGA？ 您能确定哪些FPGA配置了哪些，哪些没有配置？ 每个FPGA的INIT_B引脚是如何连接的？ FPGA的每个DONE引脚是如何连接的？ 如何驱动CCLK（配置时钟）信号，在电路板上布线并终止？ 请告诉我PROGRAM_B，INIT_B等的正确时间。 这些信号的时序如UG191所示。 您附在帖子上的图表是否正确，是否还有其他信息，但您还缺少哪些信息？ UG191中还有一节描述了联动串行配置。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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结果是否可重复且一致？
结果是一致的。 组合配置链中有多少个FPGA？ 组合配置链中有4个FPGA 您能确定哪些FPGA配置了哪些，哪些没有配置？ 我可以确定哪些FPGA配置，哪些不配置 每个FPGA的INIT_B引脚是如何连接的？ 4个INIT_B引脚中的每一个都连接到CPLD FPGA的每个DONE引脚是如何连接的？ 每个4DONE引脚连接到CPLD 如何驱动CCLK（配置时钟）信号，在电路板上布线并终止？ CCLK由CPLD以4MHZ驱动，不会终止 我已根据DS202检查了时序，所有上电顺序都是正确的。 我会仔细检查并告诉你结果。 软件人负责时间，但我会让他知道结果。 非常感谢。 |
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您能够确定哪些FPGA配置了哪些，哪些没有配置？我可以确定哪些FPGA配置，哪些配置不配置
每个FPGA的INIT_B引脚是如何连接的？4个INIT_B引脚中的每一个都连接到CPLD 好。 如果4个INIT_B引脚分别连接到CPLD，那么当CPLD放弃配置时，FPGA的INIT_B电平是多少？ 如果INIT_B为低电平，则表示FPGA检测到数据错误。 由于所有4个FPGA都接收相同的配置数据和配置时钟，因此这强烈暗示了信号完整性问题。 如何驱动CCLK（配置时钟）信号，在电路板上布线并终止？ CCLK由CPLD以4MHZ驱动，不会终止 电路板上的CCLK信号处理是解决问题的有力候选者。 CCLK电路板走线如何安排在5个器件引脚上？ 具有多个负载的时钟的正确和理想拓扑如下： 驱动器（CPLD）位于CCLK信号走线的一端 CCLK作为菊花链路由到4（FPGA）负载，跟踪中没有任何Ts或短截线 在驱动器（CPLD）的CCLK走线的另一端，与GND并联。 这可以是一个50欧姆的GND电阻，或者它可以是50欧姆的电阻交流耦合（通过0.1uF电容）到GND，或者它可以是100欧姆电阻到3.3V加100欧姆电阻到 GND（相当于50欧姆终止至1.65V）。 请记住，在不正确终止的时钟信号上发出信号振铃将导致数据损坏和*任何*频率的时钟错误。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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我已经测量了Program，INIT_B和Done信号，并且发现Done再次被Program，INIT_B信号驱动为低电平。
请检查附带的word文件。 也许软件有一些问题。 还有一个问题：如果连接到DONE信号的CPLD引脚设置不正确，结果会是什么？ 非常感谢。 waveform_ADCConfig.doc 49 KB |
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如果连接到DONE信号的CPLD引脚设置不正确，可能是什么结果？
这取决于“未正确设置”的含义。 也许软件有一些问题。 1.第一张示波器照片显示成功配置，然后重新断言PROG_B引脚。 似乎CPLD不会接受“是”的回答，比喻说。 这是代表所有FPGA的接口，还是只代表一个FPGA？ 2.目前尚不清楚＃2代表的范围。 3.配置时钟的信号完整性已成为可能的问题。 您打算验证配置时钟信号吗？ - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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