为什么PLL需要在不同的时钟区域？

嗨！
我正在使用Artix xc7a200t-2开始一个EDK项目
在我的XPS项目中，我有1个时钟发生器，可以为DDR生成所有时钟，为以太网生成2个25MHz时钟。
我有一个差分时钟直接作为时钟发生器（CLK_HR_P）的时钟进入XPS项目。
我收到以下错误：
地点：1401 - 已发现时钟IOB / PLL时钟分量对未放置在最佳时钟IOB / PLL站点对。
时钟IOB组件放置在现场。
相应的PLL组件放置在现场。
如果IOB放置在具有专用快速路径到同一时钟区域内的PLL站点的具有时钟功能的IOB站点上，则时钟IO可以使用IOB和PLL之间的快速路径。
您可能想要分析存在此问题的原因并进行更正。
如果此子设计可接受此子优化条件，则可以使用.ucf文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为警告并允许您的设计继续。
但是，使用......
我应该减少时钟发生器产生的时钟数吗？
为什么PLL需要在不同的时钟区域？
时钟发生器仅需要1个PLL和MMCM，不使用其他时钟资源。
我应该手动限制PLL吗？
这个怎么做？
我在Kintex 7上有类似的设计，相同的时钟发生器我没有这个错误，我认为Kintex和Artix之间的时钟资源相似