设计工具:ISE 11.4
FPGA:xc5vfx70t-2ff1136
查看Virtex 5 FPGA(ds202)的数据手册,我看到BUFG(包括BUFGCTRL)的FMAX为667 MHz。
当我为600 MHz的BUFGMUX_CTRL的输入时钟指定时间约束时,我得到组件切换限制的失败约束,这似乎告诉我通过BUFGCTRL可以发送的最大频率是400 MHz。
Virtex 5用户指南(UG190(v5.4))似乎表明BUFGMUX_CTRL基于BUFGCTRL,这是有道理的。
该设计使用600 MHz时钟,但定时误差有关。
我有几个想法,但没有办法证明或反驳他们:
1. ISE 11.4可能有一个错误,它报告了BUFGCTRL错误的MINPERIOD限制,失败的约束不是真的吗?
2.由于某些原因,BUFGMUX_CTRL实际上与BUFGCTRL没有相同的FMAX,最大值为400 MHz?
我做错了什么?
我尝试用BUFG替换BUFGMUX_CTRL以查看错误是否消失,它确实(组件切换限制失败约束),但后来我在其他地方得到了一些SETUP错误。
我错过了什么?
ISE可能有错误吗?
提前感谢您的意见。
时序报告输出如下:
组件切换限制检查:NET“EM1_Dds1ClkOut_nobuf”PERIOD = 1.66666667 ns HIGH 50%; ---------------------------------
----------------------------------------------- Slack: -
0.834ns(周期 - 最小周期限制)周期:1.666ns最小周期限制:2.500ns(400.000MHz)(Tbcper_I)物理资源:HR_MODULE1_C / TX_CLK_OUT_BUFG / I0逻辑资源:HR_MODULE1_C / TX_CLK_OUT_BUFG / I0定位引脚:BUFGCTRL_X0Y27.I0时钟网络
:HR_MODULE1_C / TxInternalClk ----------------------------------------------
----------------------------------松弛:-0.834ns(期间 - 最小期限)期间:1.666ns
最小周期限制:2.500ns(400.000MHz)(Tbcper_I)物理资源:HR_MODULE1_C / TX_CLK_OUT_BUFG / I1逻辑资源:HR_MODULE1_C / TX_CLK_OUT_BUFG / I1定位引脚:BUFGCTRL_X0Y27.I1时钟网络:EM1_Dds1ClkOut_nobuf -----------
--------------------------------------------------
-------------------松弛:0.848ns(周期 - (最小脉冲下限/(低脉冲/周期)))周期:1.666ns低脉冲:0.833ns
低脉冲限制:0.409ns(Tcl)物理资源:HR_MODULE1_C / SERDES_C / GEN_TX_DDS_1.TX_DDS_CONTROL / DdsClkVect / CLK逻辑资源:HR_MODULE1_C / SERDES_C / GEN_TX_DDS_1.TX_DDS_CONTROL / DdsClkVect_1 / CK定位引脚:SLICE_X33Y105.CLK时钟网络:EM1_Dds1ClkOut_nobuf