如何为我的设计实例化USR_ACCESS_VIRTEX5用于FPGA时间戳

我正在尝试使用Virtex-5用户访问寄存器从比特流中读取FPGA时间戳。
我已经按照XAPP497实例化USR_ACCESS原语并将BigGen USR_ACCESS开关设置为tiMESTAMP。
在我的设计中没有这个原语，我能够通过以太网与我的FPGA通信，一切正常。
当在我的设计中实例化这个原语时，它似乎甚至不能正常编程，因为板上的基本LED没有亮起来，我甚至无法ping板。
我没有得到任何综合错误。
我使用unisim库如下：
library unisim;使用unisim.vcomponents.all;
原始实例化如下：
inst_USR_ACCESS_VIRTEX5：USR_ACCESS_VIRTEX5端口映​​射（CFGCLK =>打开， - 配置逻辑时钟1位输出DATA =>时间戳，DATAVALID =>打开）;
时间戳信号在我的设计中的寄存器中捕获。
有什么我想念的吗？
除了将-g USR_ACCESS属性设置为TIMESTAMP之外，是否还需要更改其他配置属性？