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刘志煌
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Multisim里D触发器74S74D中CLR为什么接1后就一直是高电平?
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逻辑电路
时序仿真
D触发器
CLK
图2为图1
电路
图的示波器,从上而下有:CLK,输入,输出,CLR。预想中右边开关应该有清0效果,可按下开关后CLR的输入端明明有反应,可输出还是为1,不明白为什么???
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