嗨，
我正在使用Virtex6板（XCVLX240t -1 FF1156）进行SATA应用。
X0Y4和X0Y5收发器用于SATA phy。
我正在提供参考时钟
这些收发器使用AB6和AB5引脚。
这个时钟源是XM104板SI5368（我配置了这个模块
这样就产生了150 MHz）。
根据我的应用程序，首先启动X0Y4，然后启动X0Y5。
SATA协议是：
1）HOST和DISK之间的OOB交换
2）SPEED谈判
3）数据传输
在X0Y4侧，sata功能序列很好。
但是在X0Y5方面遇到了问题。
X0Y5 uable发送和接收OOB序列。
无法在TX线上查看OOB序列，并且RX数据在X0Y5的接收侧是'hFFFFFFFF'。
即使X0Y4和X0Y5都使用相同的设置。
我试验了一些东西
1.我更改了逻辑，使X0Y5首先启动，然后启动X0Y4。
然后X0Y5侧正常运行，并在X0Y4侧得到问题。
我使用了两个参考时钟模型并使用了AB6＆amp;
AB5和AD6＆amp;
AD5差分时钟对作为参考时钟。
s
til遇到了同样的问题。
你能帮我解决这个问题吗？
感谢您，
问候
P Dasarath
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