MIG2.3生成两个内存控制器怎么实现？

请帮忙。
我通过MIG 2.3生成两个内存控制器。
在合成报告中合成后，已经写了：粘合IOB的数量：560中的864 154％如何避免它？
我使用Virtex-5和两个UDIMM。

2020-6-2 16:45:35

您使用的是user_design还是example_design？
user_design需要与您的逻辑相连。
否则，所有用户界面逻辑都将出现在FPGA引脚上。
example_design显示了如何将用户界面连接到内存控制器的示例。
如果你合成它，你应该看到更少的引脚。

2020-6-2 17:05:05

我无法用任何方式理解给定的核心。是否有一个带有两个控制器DDR2的项目示例？
或者项目示例的链接？
你可以分享吗？
消息xheadx于02-01-2009 05:19 PM编辑

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