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Spartan 3中的两个DDR2控制器ucf中存在冲突

1535 UCF

问答对人有帮助，内容完整，我也想知道答案 0 我试图在XC3S4000-4FG900中为MT8HTF12864HY-667存储器生成两个DDR2控制器。在MIG 3.0中创建设计时，我保留了引脚，以便控制器使用单独的引脚。我更新了设计和引脚排列是好的，但对于两个内核，它使用相同的切片进行校准电路。例如，用于生成ucf的mig的行读取“INST”Inst_ddr2_2 / infrastructure_top0 / cal_top0 / tap_dly0 / l0“RLOC = X0Y6; INST”Inst_ddr2_2 / infrastructure_top0 / cal_top0 / tap_dly0 / l0“U_SET = delay_calibration_chain;” 当我实例化两个核并组合ucfs时，我在翻译中得到错误，说ucf中存在冲突，因为它们使用相同的切片约束。有没有人遇到过类似的情况。任何变通办法。我不确定在哪里可以安全地移动第二控制器的校准逻辑。有任何想法吗？？？消息编辑由shrutiparashar于07-23-2009 05:50 PM 以上来自于谷歌翻译以下为原文 I am trying to generate two DDR2 controllers in XC3S4000-4FG900 for MT8HTF12864HY-667 memories. While creating design in MIG 3.0 I reserved pins so that the controllers use separate pins. I updated the designs and pinout is good but for both cores it is using same slices for calibration circuit. For example, a line for mig generated ucf reads "INST "Inst_ddr2_2/infrastructure_top0/cal_top0/tap_dly0/l0" RLOC=X0Y6; INST "Inst_ddr2_2/infrastructure_top0/cal_top0/tap_dly0/l0" U_SET = delay_calibration_chain;" When I instantiate both cores and combine ucfs, I get error in translate saying there is a conflict in ucf because they are using same slice constraint. Has anyone run into similar situation before. Any workarounds. I am not sure where can I safely move 2nd controller's calibration logic to. Any ideas??? Message Edited by shrutiparashar on 07-23-2009 05:50 PM 0
2019-5-10 14:28:50　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报郭晓晨相关推荐 • 请问怎样去设计一种DDR2控制器？ 1320 • 如何在ML505板上移植DDR2控制器？ 730 • 两个DDR2 SDRAM控制器进行Ping Pong缓冲，个控制器根本不工作是为什么？ 2179 • 如何用MIG 3.61生成DDR2内存控制器 1190 • spartan 3a入门套件板中DDR2内存芯片的工作频率是多少？ 1686 • DDR2内存与Microblaze如何连接？ 1880 • 哪里可以获得Spartan-6的DDR2引脚指南 2492 • 请问CPU不连接DDR2程序能否正常运行？ 1152 • 如何在ML555板上验证ddr2内存控制器？ 1390 • 如何用中档FPGA实现高速DDR3存储器控制器？ 2955 1个回答

答案对人有帮助，有参考价值 0 这里有一些信息：The 校准电路的放置取决于系统时钟所在的bank 引脚分配。在Spartan-3A中，时钟引脚仅分配给顶部和底层银行。如果时钟引脚分配在顶部银行，则 RLOC原点将更接近顶部银行和底部相同的情况银行。因此，如果您将时钟引脚分配给一个设计中的顶部bank，又分配给底部bank中的时钟引脚设计，你应该得到两个不同的RLOC起源。可以在控制器之间共享此逻辑，但这是一个涉及的过程。以上来自于谷歌翻译以下为原文 Here's a bit of information: The placement of calibration circuit depends on the bank in which the system clock pins are assigned. In Spartan- 3A, clock pins are assigned only to the top and bottom banks. If the clock pins are assigned in the top bank, the RLOC origin will be nearer to the top bank and the same case with bottom bank. So, if you allocate the clock pins to the top bank in one design and to bottom bank in the second design, you should get two different RLOC origins. It is possible to share this logic between the controllers, but it is an involved process.

2019-5-10 14:43:21 评论举报于帅