似乎没有人知道.... :)
我自己回答：
Verilog语法示例在模块或信号声明之前立即放置此属性：（* mult_style =“{auto | block | pipe_block | kcm | csd | lut | pipe_lut}”*）对于Virtex，Virtex-E，Spartan-II和Spartan
-IIE，默认是lut。
对于Virtex-II，Virtex-II Pro，Virtex-II Pro X，Virtex-4，Virtex-5，Spartan-3，Spartan-3E，Spartan-3A和Spartan-3A D，默认为auto。
似乎没有人知道.... :)
我自己回答：
Verilog语法示例在模块或信号声明之前立即放置此属性：（* mult_style =“{auto | block | pipe_block | kcm | csd | lut | pipe_lut}”*）对于Virtex，Virtex-E，Spartan-II和Spartan
-IIE，默认是lut。
对于Virtex-II，Virtex-II Pro，Virtex-II Pro X，Virtex-4，Virtex-5，Spartan-3，Spartan-3E，Spartan-3A和Spartan-3A D，默认为auto。
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