Kintex Ultrascale设备中使用IDELAYE3数据表的变化规则？

请查看这些ARshttp：//www.xilinx.com/support/answers/64743.htmlhttp：//www.xilinx.com/support/answers/60802.htmlhttp：//www.xilinx.com/support/answers/64198。
html检查这些帖子以及：https：//forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121https：//forums.xilinx.com/t5/Implementation/Ultrascale-migration-
问题-IDELAY-和IDELAYCTRL / TD-p / 713580
谢谢和RegardsBalkrishan -----------------------------------------------
---------------------------------------------请将帖子标记为
一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。

谢谢Balkrishnan。
我已经看到了AR的大部分链接和你发送的笔记。
我可能错过了它，但是，我之前提出的具体问题，似乎没有在这些文件中得到解答。
你能指点我 - 到任何特定地点 - 这些Qs的答案吗？
问候，
- Saju

HI @ saju您是否尝试使用set_case_analysis命令增加TAP值？如果是这样。
这是不能完成的。你只能指定输入是1，0，上升还是下降。请参阅UG835的第1295页，了解有关set_case_analysis用法的更多信息。它最常用于为选择引脚分配值。
CLOCK BUFGMUX使得只有一个输入时钟由您选择用于分析的选择引脚值确定，将通过BUFGMUX传播。检查延迟变化：您可以分配固定延迟并检查设置和保持分析报告中的延迟值（
这通常分别发生在慢速和快速的过程角落）。
使用IDELAYCTRL可以减轻PVT变化的影响.IDELAYCTRL模块与专用BITSLICE逻辑一起，连续校准在其区域中以TIME模式配置的各个延迟线到其编程值，以减少过程，电压，温度的影响（PVT）
） 变化。
ThanksBharath -------------------------------------------------
- --------------------------------------------请标记答案
如果提供的信息可以解决您的疑问/问题，请“接受为解决方案”。给予您认为有用的帖子。感谢.------------------------
-------------------------- ----------- ------------
--------------------

嗨巴拉斯，
我的意图是进行“假设”静态时序分析（STA）。
我知道这种方法在实际设计中不起作用。
为此，我试着做一个set_case_analysis 1 | 0 IDELAYE3_inst /
我已经有了寄存器，可以将设计中的这些引脚驱动到任何所需的值。
2.我观察到的是，响应set_case_analysis设置，IDELAYE3的延迟不会改变。
这是预期的行为吗？