如何忽略std_logic_vector的最后4个BI？

圣洁的莫利！
您是否听说过这种令人难以置信的研究技术，称为“google”或“ask”或“live”？
这是你的答案，学生。
花了15秒钟，只是因为我使用的是Verilog而不是VHDL。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。

非常感谢您的快速回答。
例如，我有以下信号test_a，长度为36位，分配为
test_a
现在我想采取32 MSB
test_b
但它不起作用:-(

它是如何“不起作用的？”
你收到错误信息了吗？
如果是这样，这将使我们更容易猜测
答案。
;-)
我没有看到test_b的声明。
它与test_a大小相同还是仅为32位？
- Gabor
- Gabor

声明是：
signal test_a：std_logic_vector（35 downto 0）：=（其他=>'0'）;
signal test_b：std_logic_vector（31 downto 0）：=（其他=>'0'）;
我创建了一个测试平台并将test_b信号发送到分频器输入。
当我采用“正常”32位值时，它可以工作，但是当我取test_b值时，它不起作用并且出现0值。