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[问答]

zc706 ps7-pl clk必须导出到sdk吗?

使用XPS时,然后将.xmp导入planahead,生成一个比特流文件。
我可以使用chipcope / impact进行配置,从PS-> PL运行获取FCLK还是我必须导出到sdk?
我正在使用Fclk_clk0,ARM PLL,与我所有的PL逻辑绑定
现在,我把AXI_monitor&
XPS中的ICON(3个控制端口),并实例化一个附加的ILA&
包装器中的VIO(连接到ICON)
我生成一个位文件,使用分析配置,但似乎时钟没有运行。

回帖(3)

李林

2019-9-5 06:10:04
配置完成后你运行了ps7_init.tcl吗?
该脚本需要设置PS和fclk时钟/复位。
s002wjh写道:所以bascially planahead为.xmp生成一个VHD包装器。
包装器有一个引脚ps7_fclk_clk0,它连接到bufg的输入(I端口),bufg的O端口连接到我的所有逻辑/芯片范围。
使用影响和配置进行配置
分析仪,没有工作,分析仪抱怨慢或停止时钟
干杯,吉姆
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吴萍

2019-9-5 06:26:47
所以bastrly planahead为.xmp生成一个VHD包装器。
包装器有一个引脚ps7_fclk_clk0,它连接到bufg的输入(I端口),bufg的O端口连接到我的所有逻辑/芯片范围。
使用影响和配置进行配置
分析仪,没有工作,分析仪抱怨慢或停止时钟
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李林

2019-9-5 06:34:25
配置完成后你运行了ps7_init.tcl吗?
该脚本需要设置PS和fclk时钟/复位。
s002wjh写道:所以bascially planahead为.xmp生成一个VHD包装器。
包装器有一个引脚ps7_fclk_clk0,它连接到bufg的输入(I端口),bufg的O端口连接到我的所有逻辑/芯片范围。
使用影响和配置进行配置
分析仪,没有工作,分析仪抱怨慢或停止时钟
干杯,吉姆
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