两者都很正常。
您会注意到TVALID信号实际上与100MHz时钟同步（因为它始终与100MHz时钟具有相同的相位） - 它只是在时钟边沿上没有变化。
这是因为用于FIFO的块RAM在时钟边沿之后需要一点时间来提供其数据。
它应该对功能没有影响。
对于您的第二点，这正是流量控制对AXI流有效的方式。
每当TVALID和TREADY在时钟上升沿都为高电平时，就会传输一个数据元素。
传输完该元素后，端口上会出现另一个元素，准备在下一个时钟边沿传输。
如果它只能在TVALID为低电平时更改数据，那么在传输每个数据元素后，它必须将TVALID拉低一个周期 - 导致每隔一个时钟周期一个数据元素的最大吞吐量。
两者都很正常。
您会注意到TVALID信号实际上与100MHz时钟同步（因为它始终与100MHz时钟具有相同的相位） - 它只是在时钟边沿上没有变化。
这是因为用于FIFO的块RAM在时钟边沿之后需要一点时间来提供其数据。
它应该对功能没有影响。
对于您的第二点，这正是流量控制对AXI流有效的方式。
每当TVALID和TREADY在时钟上升沿都为高电平时，就会传输一个数据元素。
传输完该元素后，端口上会出现另一个元素，准备在下一个时钟边沿传输。
如果它只能在TVALID为低电平时更改数据，那么在传输每个数据元素后，它必须将TVALID拉低一个周期 - 导致每隔一个时钟周期一个数据元素的最大吞吐量。
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