请问BRAM或RAM访问时间的输出时间是多少？

S，
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf
表55，第85页。
访问时间取决于BRAM块的所有线路的路由。
查看时序报告，并使用FPGA_Editor检查设计将提供准确的值。
“原始”访问时间可能是读/写周期时间的很小一部分。
Austin Lesea主要工程师Xilinx San Jose
在原帖中查看解决方案



以下为原文

s,
 
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf
 
Table 55, page 85.
 
The access time will depend on the routing of all the wires to/from the BRAM block.  Looking at the timing report, and examining the design with FPGA_Editor will provide the exact value.  The 'raw' access time may be a very small part of the read/write cycle time.
 
 
Austin Lesea
Principal Engineer
Xilinx San JoseView solution in original post

S，
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf
表55，第85页。
访问时间取决于BRAM块的所有线路的路由。
查看时序报告，并使用FPGA_Editor检查设计将提供准确的值。
“原始”访问时间可能是读/写周期时间的很小一部分。
Austin Lesea主要工程师Xilinx San Jose



以下为原文

s,
 
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf
 
Table 55, page 85.
 
The access time will depend on the routing of all the wires to/from the BRAM block.  Looking at the timing report, and examining the design with FPGA_Editor will provide the exact value.  The 'raw' access time may be a very small part of the read/write cycle time.
 
 
Austin Lesea
Principal Engineer
Xilinx San Jose

非常感谢，我只是错过了桌子。



以下为原文

Thanks a lot, I just missed the table somehow.