[资料]

DDR3布线的那些事儿

2016-10-28 10:25:21 5683

0 这篇帖子跟大家一起来讨论下DDR3布线的那些事： DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间。关注等长的目的就是为了等时，绕等长时需要注意以下几点： 1.确认芯片是否有Pin-delay,绕线时要确保Pin-delay开关已经打开； 2.同组信号走在同层，保证不会因换层影响实际的等时；同样的换层结构，换层前后的等长要匹配，即时等长；不同层的传播延时需要考虑，如走在表层与走在内层，其传播速度是不一样的，所以在走线的时候需要考虑，表层走线尽量短，让其差别尽量小（这也是为什么Intel的很多GUIDE上面要求，表层的走线长度不超过250MIL等要求的原因）； 3. Z轴的延时：在严格要求的情况下，需要把Z轴的延时开关也打开，做等长时需要考虑（ALLEGRO中层叠需要设置好，Z轴延时才是对的）。文章内容较长，大家如有兴趣，就戳附件阅读吧。 3 DDR3布局的那些事.pdf 881.02 KB , 下载次数: 114
举报淘帖0 只看该作者最近下载过的用户(31) 相关推荐 • Gowin DDR3参考设计 687 • 请问我这个DDR3布线会不会有问题？ 895 • DDR3布线需要注意以下事项 1859 • DDR3基本知识 1600 • 6678开发板DDR3布线约束的问题 1629 • AM3892/DM8168 DDR3 PCB布线的问题，及原理图设计请教 1954 • 关于c6657 DDR3的问题 3744 • DDR3布线技巧 7896 • 如何提高DDR3的效率 9049 • DDR3内存的PCB仿真与设计 9190 5条评论发表评论只看该作者