[FPGA作品]

例说FPGA连载36：DDR控制器集成与读写测试之功能概述

rousong1989

2016-10-8 17:05:55 3249 控制器

0 `例说FPGA连载36：DDR控制器集成与读写测试之功能概述特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1c0nf6Qc 本实例对Altera提供的DDR2控制器IP核模块进行读写操作。每1.78秒执行一次DDR2的写入和读出操作。先是从0地址开始遍历写25664bits数据到DDR2的地址0-1023中；在执行完写入后，执行一次相同地址的读操作，将读出的25664bits数据写入到FPGA的片内RAM中。在Quartus II集成的In-System Memory Content Editor中可以查看片内RAM中规律变化的数据。本实例系统功能框图如图4.1所示。图4.1 工程实例2功能框图 ` 0
2016-10-8 17:05:55　　评论淘帖0 举报相关推荐 • 例说FPGA连载45：DDR控制器集成与读写测试之板级调试 3361 • 例说FPGA连载38：DDR控制器集成与读写测试之FPGA片内RAM概述 3278 • 例说FPGA连载44：DDR控制器集成与读写测试之Verilog代码解析 3543 • 例说FPGA连载39：DDR控制器集成与读写测试之FPGA片内RAM设置与集成 5006 • 例说FPGA连载41：DDR控制器集成与读写测试之DDR2 IP核接口描述 6447 • 例说FPGA连载42：DDR控制器集成与读写测试之DDR2 IP核接口时序 3035 • 例说FPGA连载37：DDR控制器集成与读写测试之FPGA片内存储器概述 3725 • 例说FPGA连载30：PLL例化配置与LED之功能概述 3842 • 例说FPGA连载80：TXT文本阅读器设计之功能概述 4232 • 例说FPGA连载74：FX2与FPGA之功能概述 4732