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【锆石A4 FPGA试用体验】IP核之PLL（二）ModelSim仿真

2016-9-23 21:45:48 3204 Altera FFT IP核

0 ModelSim的使用前面已经提到过了，也使用过了。但是还不是很熟悉，我们在重新使用ModelSim进行一次自动仿真。下面简述一下过程。在 Tools --> Options 中检查 ModelSim的路径，要加一个“”，前面已经提过了原因。在Assignments --> Settings -->EDA Tool Settings中设置仿真软件为ModelSim-Altera ，语言为Verilog HDL。在Processing --> Start -->Start TestBench Template Writer，生成TestBench模板。打开My_PLL.vt文件，进行修改。 `timescale 1 ps/ 1 ps module My_PLL_vlg_tst(); // constants // general purpose registers reg eachvec; // test vector input registers reg CLK_50M; reg RST_N; // wires wire LED1; wire LED2; // assign statements (if any) My_PLL i1 ( // port map - connection between master ports and signals/registers .CLK_50M(CLK_50M), .LED1(LED1), .LED2(LED2), .RST_N(RST_N) ); initial begin CLK_50M = 0; #1000000 $stop; // code that executes only once // insert code here --> begin // --> end //$display("Running testbench"); end always #10000 CLK_50M = ~CLK_50M; // optional sensitivity list // @(event1 or event2 or .... eventn) begin // code executes for every event on sensitivity list // insert code here --> begin //@eachvec; // --> end end endmodule 复制代码可以看到CLK_50M初始为0，每10ns进行一次翻转，周期就是20ns，也就是50MHz了。程序运行1000ns后停止。 Testbench的激励代码修改好后，就要配置仿真功能了。在Assignment --> Settings ，找到Simulation 选择Compile test bench ，并点击Test Benches… 选择 “News…” 输入 Test bench name 指定 vt文件。点击“Add” 开始仿真选择Tools --> Run Simulation Tool--> RTL Simlation 可以看到LED1的周期确实是100ns，时钟也是10MHz，LED2是50ns，时钟20MHz。 0
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陈飞 · 2016-9-24 11:25:36 沙发谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。谢谢大神。

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