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Verilog HDL程序设计教程

1652711011.026500

2009-11-25 09:31:48 11380

0 Verilog HDL程序设计教程例子： 4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 游客，如果您要查看本帖隐藏内容请回复 0
2009-11-25 09:31:48　　评论淘帖0 举报相关推荐 • Verilog HDL程序设计案例 18 • Verilog HDL 程序设计教程 6 • Verilog HDL程序设计教程 15 • 《Verilog HDL程序设计与应用》 116 • Verilog HDL程序设计教程 35 • Verilog HDL程序设计与实践 21 • Verilog HDL程序设计与实践 27 • Verilog HDL程序设计例程 176 • Verilog例程 Verilog HDL程序设计教程 1 • 王金明_《Verilog HDL 程序设计教程》 0 82 个讨论

0 好东西

2012-5-22 21:56:36 评论举报 61^# edisonwyl

0 谢谢

2012-6-28 00:32:57 评论举报 62^# lzb86309293

0 谢谢分享

2012-6-28 01:50:57 评论举报 63^# 刘备

0 超级版主！牛!！

2012-6-28 11:14:59 评论举报 64^# optimusyan

0 看一下

2012-10-11 15:53:01 评论举报 65^# sean20100814

0 xuxuxuuxuuxuxux

2012-11-21 14:55:33 评论举报 66^# 樊少博

0

2013-2-22 14:51:53 评论举报 67^# 杨小广

0 顶下……感谢楼主

2013-3-4 12:06:16 评论举报 68^# 谢韦伟

0 谢谢

2013-3-5 15:50:40 评论举报 69^# godlikett

0 谢谢

2013-3-7 09:05:56 评论举报 70^# z349821001

0 不错不错

2013-3-7 09:42:08 评论举报 71^# 胡胡

0 看看

2013-3-9 21:46:13 评论举报 72^# 1653427817.348800

0

2013-3-14 13:25:38 评论举报 73^# 593446634

0 现在刚好在学...下一个看

2013-3-14 16:10:12 评论举报 74^# 张张

0

2013-3-15 10:05:23 评论举报 75^# 芮行天下

0

2013-3-20 22:13:46 评论举报 76^# 张祥

0

2013-3-25 22:14:50 评论举报 77^# 易卫

0

2013-3-25 22:16:22 评论举报 78^# 易卫

0 看起来不错，谢谢分享

2014-7-12 08:44:45 评论举报 79^# hnqylgq

0 kkkkkkkkkkkkkkkkkkkkkkkkkkkkk

2014-7-13 09:25:55 评论举报 80^# HUOTUICHANG

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