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Verilog HDL程序设计教程

1652711011.026500

2009-11-25 09:31:48 11378

0 Verilog HDL程序设计教程例子： 4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 游客，如果您要查看本帖隐藏内容请回复 0
2009-11-25 09:31:48　　评论淘帖0 举报相关推荐 • Verilog HDL程序设计案例 18 • Verilog HDL 程序设计教程 6 • Verilog HDL程序设计教程 15 • 《Verilog HDL程序设计与应用》 116 • Verilog HDL程序设计教程 35 • Verilog HDL程序设计与实践 21 • Verilog HDL程序设计与实践 27 • Verilog HDL程序设计例程 176 • Verilog例程 Verilog HDL程序设计教程 1 • 王金明_《Verilog HDL 程序设计教程》 0 82 个讨论

0 谢谢分享

2011-5-26 08:52:34 评论举报 41^# gcwalker

0 下载吧在在在在在{:soso_e182:}

2011-5-30 14:53:33 评论举报 42^# xingpan606

0 感谢分享

2011-5-30 20:30:28 评论举报 43^# shenyu0620

0

2011-6-2 12:14:36 评论举报 44^# lvning88

0 谢谢了

2011-6-9 20:16:40 评论举报 45^# windancerhxw

0 我们学过了

2011-7-7 16:33:04 评论举报 46^# Vence

0 {:soso_e132:}好贴。。。

2011-7-9 18:38:18 评论举报 47^# 196786

0 好东西

2011-7-13 10:54:22 评论举报 48^# FPGAer

0 看一下{:soso_e100:}

2011-7-26 15:02:02 评论举报 49^# 196188

0

2011-7-29 10:11:18 评论举报 50^# 许铭伟

0 顶一下，不错不错....

2011-7-30 23:55:36 评论举报 51^# gcs8u8

0 学习了

2011-8-5 16:30:08 评论举报 52^# selinagly

0 这个要感谢

2012-4-20 01:41:06 评论举报 53^# 李罡

0 谢谢分享。

2012-4-21 09:06:08 评论举报 54^# 1058459755

0 good nice

2012-5-14 09:40:23 评论举报 55^# pexe

0 谢谢分享。

2012-5-14 12:55:08 评论举报 56^# 284141

0 谢谢楼主分享

2012-5-14 15:53:15 评论举报 57^# 西北风

0 好东西

2012-5-20 14:35:00 评论举报 58^# zeroly

0 thanks !

2012-5-21 16:11:32 评论举报 59^# 陈伦

0 谢谢分享！

2012-5-22 19:46:48 评论举报 60^# 翔哥

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