完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
在高速电路设计中信号完整性分析
由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。不幸的是，绝 大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才 初步认识到。 本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。这包括特征阻抗控 制、终端匹配、电源和地平面、信号布线和串扰等问题。掌握这些知识，对一个数字电路设 计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计 则在设计中尽量避免信号完整性对设计性能的影响。 As system clock frequencies and rise times increase, signal integrity design considerations are becoming ever more important. Unfortunately many Digital Designers may not recognize the importance of signal integrity issues and problems may not be identified until it is too late. This paper presents the most common design issues affecting signal integrity in high-speed digital hardware design. These include impedance control, terminations, ground/power planes, signal routing and crosstalk. Armed with the knowledge presented here, a digital designer will be able to recognize potential signal integrity problems at the earliest design stage. Also, the designer will be able to apply techniques presented in this paper to prevent these issues affecting the performance of their design.
游客
，如果您要查看本帖隐藏内容请回复
0
|
|
|
最近下载过的用户(4)
相关推荐
|
|
|
· 2016-3-21 20:41:33
|
|
|
|
|
|
|
|
|
· 2022-11-17 22:29:38
|
|
|
|
|
|
|
|
|
· 2023-3-4 16:45:33
|
|
|
|
|
|
|
|
|
· 2023-5-16 11:14:16
|
|
|
|
|
|
|
|
|
· 2023-5-17 09:38:47
|
|
|
|
|
|
|
|
求助大佬们，装了补丁的pads9.5，页面还是有这种问题怎么办?
7266 浏览 1 评论
4566 浏览 1 评论
PADS Layout 在Bottom层添加测试点，被盖了绿油（同样的操作TOP层没有被绿油覆盖），怎么设置才能去掉绿油？
5139 浏览 1 评论
9402 浏览 0 评论
PADS DRC报焊盘之间距离过小，焊盘间距为7，但是规则的安全间距为5
17035 浏览 2 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
16440
淘帖
1352
发表评论
赞
回复
