[问答]

VERILOG 代码求助

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问答对人有帮助，内容完整，我也想知道答案 0 module COMP(A,B,LG_OUT,EQ_OUT,SM_OUT); input [3:0] A,B; output LG_OUT,EQ_OUT,SM_OUT; wire [2:0] LG,EQ,SM; FULL_COMP COMP0(A[0],B[0],1'b0,1'b1,1'b0,LG[0],EQ[0],SM[0]), COMP1(A[1],B[1],LG[0],EQ[0],SM[0],LG[1],EQ[1],SM[1]), COMP2(A[2],B[2],LG[1],EQ[1],SM[1],LG[2],EQ[2],SM[2]), COMP3(A[3],B[3],LG[2],EQ[2],SM[2],LG_OUT,EQ_OUT,SM_OUT); endmodule module FULL_COMP(A,B,LG_IN,EQ_IN,SM_IN,LG_OUT,EQ_OUT,SM_OUT); input A,B; input LG_IN, EQ_IN, SM_IN; output LG_OUT,EQ_OUT,SM_OUT; assign {LG_OUT,EQ_OUT,SM_OUT} =FUNC_COMP(A,B,LG_IN,EQ_IN,SM_IN); function [2:0]FUNC_COMP; input A,B; output LG_IN,EQ_IN,SM_IN ; if(A>B) FUNC_COMP=3'b100; else if(A FUNC_COMP=3'b001; else if(LG_IN) FUNC_COMP=3'b100; else if(SM_IN) FUNC_COMP=3'b001; else FUNC_COMP=3'b010; endfunction endmodule 以上是我的verilog 仿真代码，但是呢，编译老是有问题，说函数FUNC的输入输出功能未必允许 0
2016-3-6 13:07:55　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × babe媛该类别下有 9 个回答。邀请回答大学生电子该类别下有 8 个回答。邀请回答迷失的傻该类别下有 7 个回答。邀请回答 CHENYIXIAN 该类别下有 7 个回答。邀请回答 upc_wh 该类别下有 7 个回答。邀请回答电子工程师该类别下有 6 个回答。邀请回答卟李该类别下有 6 个回答。邀请回答 xiejianghao 该类别下有 6 个回答。邀请回答晶晶若水该类别下有 5 个回答。邀请回答冰霜晨星该类别下有 5 个回答。邀请回答 aiolia8672 该类别下有 5 个回答。邀请回答 lilylu 该类别下有 4 个回答。邀请回答 dplion 该类别下有 4 个回答。邀请回答 gengyanan2031 该类别下有 4 个回答。邀请回答 xichyu 该类别下有 4 个回答。邀请回答 mawenbin123 该类别下有 4 个回答。邀请回答 chenbingjy 该类别下有 4 个回答。邀请回答归来的红雀该类别下有 4 个回答。邀请回答陈崇任该类别下有 4 个回答。邀请回答丁海兰该类别下有 4 个回答。邀请回答举报蚀新相关推荐 • 求助“FPGA的SDI视频处理的仿真代码编写” 3114 • AD9854的fpga配置代码 4218 • verilog代码 1719 • 最近有个比赛需要用到verilog语言的知识，求助大神们 2535 • 是否可以使用逻辑单元的verilog代码？ 1151 • 急求助！！！用verilog编写一个浮点矩阵乘法器 7024 • DPWM的Verilog代码 2530 • 编写FPGA代码使系统输出LVDS模拟数据 4630 • 怎么将FPGA的IO设置为JTAG模式的verilog代码？ 2274 • Verilog代码的基本程序框架有哪些组成部分 1352